从零实现aarch64中断控制器配置（GICv3）实战案例

手把手实现 aarch64 平台 GICv3 中断控制器配置

从一个“无中断可用”的裸机困境说起

你有没有遇到过这样的场景：刚写完一段 aarch64 裸机启动代码，UART 已经能打印Hello World，但外设一触发中断——系统毫无反应？调试器里看寄存器，发现中断信号明明到了芯片引脚，GIC 却像没听见一样。

这不是硬件坏了，而是你还没给这颗“通用中断控制器”下达命令。在现代 ARM 多核 SoC 中，没有正确初始化 GICv3，就等于切断了外设与 CPU 的对话通道。

本文不讲理论堆砌，也不复读手册原文。我们要做的，是亲手把一块冷冰冰的内存映射设备，变成可编程、可响应、可调度的中断中枢。无论你是开发 Bootloader、移植 RTOS，还是搞安全监控（Secure Monitor），这套实战流程都适用。

我们以GICv3 架构 + aarch64 异常模型为舞台，一步步完成：

• 如何让 CPU “听得到”中断？
• 怎么让外设的 SPI 中断精准送达目标核心？
• SGI 核间通信为何总是失败？
• ISR 回调怎么设计才不会死锁？

一切从零开始，只依赖 C 和汇编，适合运行在 EL1 或 EL2 的 Bare-metal 环境。

GICv3 到底是个什么东西？

先别急着写代码。想象一下：16 个外设同时发中断，4 个 CPU 核心正在跑任务，谁来决定哪个中断优先处理？该交给哪个核？这就是 GIC 的职责。

ARM 把 GICv3 设计成一个分层结构，有点像快递系统的“总仓 + 分拨中心 + 派送员”：

它们通过 MMIO 寄存器交互，地址通常由 SoC 厂商固定（如0x30000000）。你需要做的，就是按顺序点亮这三个模块。

✅关键认知：GICv3 不再是单一控制器，而是一个分布式的中断网络。你不初始化 Redistributor，PPI 就永远进不了你的 CPU。

中断类型：SGI、PPI、SPI，别再傻傻分不清

GICv3 支持三类中断，用途完全不同：

举个例子：
你想让 CPU1 执行某个函数，就从 CPU0 发一个 SGI#3；
系统滴答定时器每毫秒产生一次 PPI#30；
UART 收到数据则发出 SPI#45。

理解清楚这些，才能正确配置目标 CPU 和触发方式。

第一步：让 CPU “耳朵打开”——异常向量与接口使能

即使 GIC 已经准备就绪，如果 CPU 自己屏蔽了中断，依然什么都听不到。

1. 设置异常向量表基址（VBAR_EL1）

aarch64 使用VBAR_EL1寄存器指向异常向量表。我们必须先定义这个表，并告诉 CPU 它在哪。

// 异常向量表（简化版，仅处理 IRQ） void __attribute__((aligned(4096))) exception_vectors(void) { asm volatile ( "b 1f // Sync EL1\n" "b irq_handler // IRQ EL1t ← 我们关心的重点\n" "b 1f // FIQ EL1t\n" "b 1f // SError EL1\n" "b 1f // Sync EL0\n" "b 1f // IRQ EL0\n" "b 1f // FIQ EL0\n" "b 1f // SError EL0\n" "1: mov x0, #0; msr spsr_el1, x0; eret\n" // 错误处理 ); } // 设置 VBAR void setup_vector_table(void) { uint64_t base = (uint64_t)exception_vectors; asm volatile("msr vbar_el1, %0" :: "r"(base)); }

注意：这里使用的是EL1t模式，意味着使用 SP0（Thread Stack），适用于大多数内核或裸机环境。

2. 启用 GIC CPU 接口（ICC_SRE_EL1）

这是很多人踩坑的地方！默认情况下，ICC_* 系统寄存器是禁用的，必须先开启“系统寄存器访问模式”。

void enable_cpu_interface(void) { uint64_t sre; // 读取 ICC_SRE_EL1：是否允许使用系统寄存器？ asm volatile("mrs %0, icc_sre_el1" : "=r"(sre)); if ((sre & 0x1) == 0) { // 若未启用，则写 1 开启 sre |= 0x1; asm volatile("msr icc_sre_el1, %0" :: "r"(sre)); isb(); // 必须插入指令同步屏障 } // 设置优先级掩码：允许接收所有优先级中断（0xFF 最低优先级阈值） asm volatile("msr icc_pmr_el1, %0" :: "r"(0xFF)); isb(); // 使能 IRQ 输出 asm volatile("msr icc_ienabler0_el1, %0" :: "r"(1)); isb(); }

📌重点说明：
-isb是必须的，确保寄存器状态更新后才继续执行。
-icc_pmr_el1控制最低响应优先级，设为0xFF表示全部放行。
- 如果你在 TrustZone 环境下，还需考虑 Group 0/1 的切换。

现在，CPU 已经“竖起耳朵”，只等 GIC 发出信号。

第二步：初始化 Distributor —— 全局中断中枢

GICD 是整个中断系统的指挥中心。它位于固定 MMIO 地址（例如0x30000000），我们要做的第一件事就是清场重置。

#define GICD_BASE ((volatile uint32_t *)0x30000000) void gicd_init(void) { int i; int num_irqs; // 获取支持的最大中断线数 uint32_t typer = GICD_BASE[0x004 >> 2]; // GICD_TYPER num_irqs = ((typer & 0x1F) + 1) * 32; // 每 bit 表示 32 个中断 if (num_irqs > 1020) num_irqs = 1020; // 上限 // Step 1: 关闭 Distributor GICD_BASE[0x000 >> 2] = 0; // Step 2: 禁用所有中断（ICENABLERn） for (i = 0; i < num_irqs; i += 32) { GICD_BASE[(0x180 + i / 8) >> 2] = 0xFFFFFFFF; } // Step 3: 清除 pending 状态（ICPENDRn） for (i = 0; i < num_irqs; i += 32) { GICD_BASE[(0x280 + i / 8) >> 2] = 0xFFFFFFFF; } // Step 4: 设置触发方式为电平触发（仅对 SPI 有效） for (i = 32; i < num_irqs; i += 16) { int reg_idx = (i - 32) / 16; GICD_BASE[(0xC00 + reg_idx * 4) >> 2] = 0; // 0=level, 1=edge } // Step 5: 设置默认优先级（0xA0 中等偏高） for (i = 0; i < num_irqs; i += 4) { GICD_BASE[(0x400 + i) >> 2] = 0xA0A0A0A0; } // Step 6: 设置目标 CPU（SPI 默认发往 CPU0） for (i = 32; i < num_irqs; i += 4) { GICD_BASE[(0x800 + i) >> 2] = 0x01010101; // CPU0 affinity } // Step 7: 重新使能 Distributor GICD_BASE[0x000 >> 2] = 1; }

🔧细节解析：
-GICD_CTLR（偏移0x000）控制整体开关。
-ICFGR（0xC00+）每两位控制一个中断的触发方式，但我们这里统一设为电平。
-IPRIORITYR（0x400+）每字节对应一个中断优先级，0xA0是常用默认值。
-ITARGETSR（0x800+）指定目标 CPU 的 Affinity，0x01表示 CPU0。

此时，所有 SPI 已准备好，但还没有“分拨员”接收，所以还不能送到 CPU。

第三步：激活 Redistributor —— 绑定 CPU 的本地管家

每个 CPU 都有自己的 Redistributor，负责处理 PPI 和 SGI，并转发来自 GICD 的中断。

难点在于：你怎么知道当前 CPU 对应的 GICR 在哪？

常见做法是扫描内存空间，查找.GICR_TYPER非零的位置，并匹配 Affinity。

volatile void *find_my_redistributor(int mpidr) { volatile uint64_t *base = (volatile uint64_t *)0x30000000; int stride = 0x20000; // 典型间隔 for (int i = 0; i < 64; i++) { volatile uint64_t *rbase = (uint64_t *)((uintptr_t)base + i * stride); uint64_t typer = rbase[0x0008 >> 3]; // GICR_TYPER if (typer != 0) { uint32_t affinity = (typer >> 32) & 0xFFFFFF; if (affinity == (mpidr & 0xFFFFFF)) { return rbase; } } } return NULL; }

拿到地址后，就可以初始化本 CPU 的 GICR：

void gicr_init(volatile void *gicr_base) { volatile uint32_t *r = (volatile uint32_t *)gicr_base; // 启动 Redistributor r[0x0000 >> 2] |= 1; // GICR_CTLR.EnableRedist = 1 while (!(r[0x0004 >> 2] & 1)); // 等待 READY 位 // 清除 PPI pending 状态（ID16~31） r[0x1000 >> 2] = 0xFFFF0000; // ICPENDR0 // 设置 PPI 优先级（ID16~31） for (int i = 16; i < 32; i += 4) { r[(0x1400 + i) >> 2] = 0xA0A0A0A0; } // 可选：使能 SGI/PPI r[0x1080 >> 2] = 0xFFFF0000; // ICENABLER0，关闭所有 PPI r[0x1080 >> 2] = 0x0000FFFF; // 只开启 SGI（0-15） }

✅ 成功标志：当GICR_STATUS的 READY 位置 1，表示该 Redistributor 已上线。

第四步：编写中断服务例程（ISR）——真正干活的人

当中断到来时，CPU 会跳转到irq_handler。我们需要从中提取中断号，调用对应的处理函数，最后发送 EOI。

汇编入口：保存上下文

.irp c,0,1,2,3 .align 7 2\c: stp x\c, x\c+1, [sp, #-(16*2)]! mrs x\c, mpidr_el1 and x\c, x\c, #0xFFFFFF stp x\c, x\c+1, [sp], #16 bl handle_irq ldp x\c, x\c+1, [sp], #16 ldp x\c, x\c+1, [sp], #16 eret .endr

这段代码为每个 CPU 生成独立的 IRQ 入口，保存基本寄存器并调用 C 函数。

C 层派发逻辑

typedef void (*isr_handler_t)(void); #define MAX_IRQS 1020 static isr_handler_t irq_handlers[MAX_IRQS]; void register_irq_handler(int irq_id, isr_handler_t handler) { if (irq_id >= 0 && irq_id < MAX_IRQS) { irq_handlers[irq_id] = handler; } } void handle_irq(void) { uint32_t irq_id; // 读取中断号 asm volatile("mrs %0, icc_iar1_el1" : "=r"(irq_id)); irq_id &= 0x3FF; // 只保留低 10 位 if (irq_id < 1020 && irq_handlers[irq_id]) { irq_handlers[irq_id](); } else if (irq_id == 1023) { // Spurious interrupt } // 必须写 EOI 结束中断 asm volatile("msr icc_eoir1_el1, %0" :: "r"(irq_id)); }

⚠️致命陷阱提醒：
- 忘记写EOI→ 中断持续挂起 → 同一中断反复触发 → 系统卡死。
-IAR和EOIR必须配对使用，且不能乱序。

实战调试技巧：为什么我的中断不工作？

别慌，按这个 checklist 逐项排查：

建议初期开启 GIC 的 MMIO 接口辅助调试，后期再切回系统寄存器提升性能。

进阶思考：如何做得更好？

完成了基础配置，下一步可以考虑：

✅ 中断亲和性绑定

将高实时性中断（如工业 EtherCAT）绑定到特定 CPU，避免缓存污染。

// 将 SPI#45 绑定到 CPU1 GICD_ITARGETSR[45] = 0x02020202;

✅ 动态优先级调整

根据系统负载临时提升某类中断优先级，保障关键任务响应。

✅ SGI 实现核间通知

利用 SGI 搭建轻量级 IPI 机制，用于多核任务调度。

// 从 CPU0 向 CPU1 发送 SGI#0 void send_sgi_to_cpu1(void) { uint64_t target = (1 << 16); // CPU1 Affinity uint64_t value = (0 << 24) | target; // INTID=0, RNL=1 asm volatile("msr icc_sgi1r_el1, %0" :: "r"(value)); isb(); }

✅ 电源管理集成

在 CPU suspend 时 disable GICR，在 resume 时 restore context。

写在最后：底层能力的价值

掌握 GICv3 的配置，不只是为了点亮一个中断。它代表了一种能力——穿透抽象层，直接与硬件对话的能力。

当你能在没有任何 OS 支持的情况下，让四个核心有序协作、高效响应外设事件时，你就真正掌握了嵌入式系统的命脉。

未来无论是深入研究 GICv4 的虚拟化注入、还是迁移到 RISC-V PLIC 架构，这种对中断控制器本质的理解都会成为你最坚实的地基。

如果你正在开发 BootROM、TrustZone TA、RTOS 内核，或者只是想搞懂 Linux 内核早期中断初始化那几页晦涩代码——这篇实战笔记，或许正是你需要的那一块拼图。

💬互动时间：你在配置 GIC 时遇到过哪些“诡异”的问题？欢迎留言分享你的 debug 故事。