Versal系列FPGA实现Aurora 64B66B数据回环传输，基于GTM高速收发器，提供3套工程源码和技术支持

1、前言

Aurora 64B66B是啥？

Aurora 64B/66B 是Xilinx（现AMD）开发的高性能链路层协议，专为超高带宽串行通信设计。它采用64B/66B编码方案，提供比传统8B/10B更高的有效带宽利用率（97% vs 80%），主要应用于数据中心、5G基础设施等需要100Gbps+传输的场景
Aurora 64B66B核心作用如下：
1、超高带宽传输：支持25Gbps至112Gbps线速率
2、低协议开销：仅3.125%的编码开销（对比8B/10B的25%）
3、多通道聚合：支持多达32通道绑定
4、前向纠错：集成Reed-Solomon FEC增强可靠性
5、灵活拓扑：支持点对点、环网和星型结构

Aurora 64B66B主要工程应用如下：

博主之前实现过Aurora 8B10B编解码，本博客用的则是Aurora 64B66B IP核，这两种方法编解码器区别如下：
Aurora 64B/66B vs 8B/10B 全面对比

官方有Example，为何要用你这个？

Xilinx官方的确有Aurora 64B66B IP核的Example例程；
然后呢？你看得懂吗？你会照着模仿做自己的项目吗？
如果你会，那么请划走；
如果你不会，不妨看看下面的聊天记录

这位朋友用了我的Aurora 64B66B数据回环传输工程，感觉少走了一年的弯路。。。

工程概述

本设计使用Xilinx Versal高端系列FPGA为平台，基于GTM高速收发器实现Aurora 64B66B数据回环传输，旨在为读者提供一套精简版的、基于Aurora 64B66B编解码的数据收发架构；

FPGA内部设计了一个纯verilog代码实现的用户数据发送模块，该模块生成发送AXI4-Stream流接口的数据帧，数据帧的数据位宽、数据长度、每帧发送间隔、累加数据初始值、是否启用ILA数据观测等都可由parameter参数配置，数据帧以累加数形式出现，方便用户仿真和ILA观测，数据帧虽简单，但完美适配了Aurora 64B66B IP核的用户发送接口，是基于Aurora 64B66B传输其他数据的基础范本，可加速用户产品开发周期；用户数据发送数据然后送入Xilinx官方的Aurora 64B66B IP核实现64B66B数据编码，然后数据送入Xilinx官方的Versal ACAPs Transceivers Wizard IP核实现数据并串转换，并以高速差分低压信号输出，经板载的SFP/SFPDD/QSFPDD光口进行回环传输；经光口RX接口输入高速差分低压信号再进入Xilinx官方的Versal ACAPs Transceivers Wizard IP核实现串并转换；然后并行数据进入Xilinx官方的Aurora 64B66B IP核实现64B66B数据解码，然后输出AXI4-Stream数据流；接收AXI4-Stream流然后进入纯verilog代码实现的用户数据接收比对模块，实现接收数据与发送数据的逐个比较；最后将比较结果输出功设计者分析判断；整个工程实用性拉满，对于有Aurora 64B66B开发需求的用户可谓精准适配；针对市场主流需求，本博客设计并提供3套工程源码，具体如下：

现对上述3套工程源码做如下解释，方便读者理解：

工程源码1

开发板FPGA型号为Xilinx–Versal Premium–xcvp1802-lsvc4072-2MP-e-S；FPGA内部设计了一个纯verilog代码实现的用户数据发送模块，该模块生成发送AXI4-Stream流接口的数据帧，数据帧的数据位宽、数据长度、每帧发送间隔、累加数据初始值、是否启用ILA数据观测等都可由parameter参数配置，数据帧以累加数形式出现，方便用户仿真和ILA观测，数据帧虽简单，但完美适配了Aurora 64B66B IP核的用户发送接口，是基于Aurora 64B66B传输其他数据的基础范本，可加速用户产品开发周期；用户数据发送数据然后送入Xilinx官方的Aurora 64B66B IP核实现64B66B数据编码，然后数据送入Xilinx官方的Versal ACAPs Transceivers Wizard IP核实现数据并串转换，并以高速差分低压信号输出，经板载的SFP光口进行回环传输；经光口RX接口输入高速差分低压信号再进入Xilinx官方的Versal ACAPs Transceivers Wizard IP核实现串并转换；然后并行数据进入Xilinx官方的Aurora 64B66B IP核实现64B66B数据解码，然后输出AXI4-Stream数据流；接收AXI4-Stream流然后进入纯verilog代码实现的用户数据接收比对模块，实现接收数据与发送数据的逐个比较；最后将比较结果输出功设计者分析判断；整个工程实用性拉满，对于有Aurora 64B66B开发需求的用户可谓精准适配；
本设计只使用到1路SFP光口，使用GTYP（可换为GTM）高速收发器资源，Aurora 64B66B总线速率为10Gbps,用户总数据位宽为64 bit，对应的只使用板载 的1路SFP光口做回环。

工程源码2

开发板FPGA型号为Xilinx–Versal Premium–xcvp1802-lsvc4072-2MP-e-S；FPGA内部设计了一个纯verilog代码实现的用户数据发送模块，该模块生成发送AXI4-Stream流接口的数据帧，数据帧的数据位宽、数据长度、每帧发送间隔、累加数据初始值、是否启用ILA数据观测等都可由parameter参数配置，数据帧以累加数形式出现，方便用户仿真和ILA观测，数据帧虽简单，但完美适配了Aurora 64B66B IP核的用户发送接口，是基于Aurora 64B66B传输其他数据的基础范本，可加速用户产品开发周期；用户数据发送数据然后送入Xilinx官方的Aurora 64B66B IP核实现64B66B数据编码，然后数据送入Xilinx官方的Versal ACAPs Transceivers Wizard IP核实现数据并串转换，并以高速差分低压信号输出，经板载的SFPDD光口进行回环传输；经光口RX接口输入高速差分低压信号再进入Xilinx官方的Versal ACAPs Transceivers Wizard IP核实现串并转换；然后并行数据进入Xilinx官方的Aurora 64B66B IP核实现64B66B数据解码，然后输出AXI4-Stream数据流；接收AXI4-Stream流然后进入纯verilog代码实现的用户数据接收比对模块，实现接收数据与发送数据的逐个比较；最后将比较结果输出功设计者分析判断；整个工程实用性拉满，对于有Aurora 64B66B开发需求的用户可谓精准适配；
本设计只使用到1路SFPDD光口，使用GTM高速收发器资源，Aurora 64B66B总线速率为20Gbps,用户总数据位宽为128 bit，对应的只使用板载 的1路SFPDD光口做回环。

工程源码3

开发板FPGA型号为Xilinx–Versal Premium–xcvp1802-lsvc4072-2MP-e-S；FPGA内部设计了一个纯verilog代码实现的用户数据发送模块，该模块生成发送AXI4-Stream流接口的数据帧，数据帧的数据位宽、数据长度、每帧发送间隔、累加数据初始值、是否启用ILA数据观测等都可由parameter参数配置，数据帧以累加数形式出现，方便用户仿真和ILA观测，数据帧虽简单，但完美适配了Aurora 64B66B IP核的用户发送接口，是基于Aurora 64B66B传输其他数据的基础范本，可加速用户产品开发周期；用户数据发送数据然后送入Xilinx官方的Aurora 64B66B IP核实现64B66B数据编码，然后数据送入Xilinx官方的Versal ACAPs Transceivers Wizard IP核实现数据并串转换，并以高速差分低压信号输出，经板载的QSFPDD光口进行回环传输；经光口RX接口输入高速差分低压信号再进入Xilinx官方的Versal ACAPs Transceivers Wizard IP核实现串并转换；然后并行数据进入Xilinx官方的Aurora 64B66B IP核实现64B66B数据解码，然后输出AXI4-Stream数据流；接收AXI4-Stream流然后进入纯verilog代码实现的用户数据接收比对模块，实现接收数据与发送数据的逐个比较；最后将比较结果输出功设计者分析判断；整个工程实用性拉满，对于有Aurora 64B66B开发需求的用户可谓精准适配；
本设计只使用到1路QSFPDD光口，使用GTM高速收发器资源，Aurora 64B66B总线速率为80Gbps,用户总数据位宽为512 bit，对应的只使用板载 的1路SFPDD光口做回环。

本博客详细描述了Versal系列FPGA实现Aurora 64B66B数据回环传输的设计方案，工程代码可综合编译上板调试，可直接项目移植，适用于在校学生、研究生项目开发，也适用于在职工程师做学习提升，可应用于医疗、军工等行业的高速接口或图像处理领域；
提供完整的、跑通的工程源码和技术支持；
工程源码和技术支持的获取方式放在了文章末尾，请耐心看到最后；

免责声明

本工程及其源码即有自己写的一部分，也有网络公开渠道获取的一部分(包括CSDN、Xilinx官网、Altera官网等等)，若大佬们觉得有所冒犯，请私信批评教育；基于此，本工程及其源码仅限于读者或粉丝个人学习和研究，禁止用于商业用途，若由于读者或粉丝自身原因用于商业用途所导致的法律问题，与本博客及博主无关，请谨慎使用。。。

2、相关方案推荐

我已有的所有工程源码总目录----方便你快速找到自己喜欢的项目

其实一直有朋友反馈，说我的博客文章太多了，乱花渐欲迷人，自己看得一头雾水，不方便快速定位找到自己想要的项目，所以本博文置顶，列出我目前已有的所有项目，并给出总目录，每个项目的文章链接，当然，本博文实时更新。。。以下是博客地址：
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我这里已有的 GT 高速接口解决方案

我的主页有FPGA GT 高速接口专栏，该专栏有 GTP 、 GTX 、 GTH 、 GTY 等GT 资源的视频传输例程和PCIE传输例程，其中 GTP基于A7系列FPGA开发板搭建，GTX基于K7或者ZYNQ系列FPGA开发板搭建，GTH基于KU或者V7系列FPGA开发板搭建，GTY基于KU+系列FPGA开发板搭建；以下是专栏地址：
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本方案在Xilinx其他系列FPGA上的应用

本博客是Aurora 64B66B在Versal系列FPGA上的应用，但Versal系列FPGA过于昂贵，应用需求较为局限，对Aurora 64B66B在Xilinx其他系列FPGA上有应用的朋友可以参考我之前的博客，如下：
64B66B在Xilinx 7系列FPGA上有应用，使用GTX高速收发器，链接如下：
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64B66B在Xilinx UltraScale系列FPGA上有应用，包含V7系列，使用GTH高速收发器，链接如下：
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64B66B在Xilinx UltraScale+系列FPGA上有应用，使用GTY高速收发器，链接如下：
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3、工程详细设计方案

工程设计原理框图

工程设计原理框图如下：

用户数据发送模块

用户数据发送模块在工程中位置如下：

FPGA内部设计了一个纯verilog代码实现的用户数据发送模块，该模块生成发送AXI4-Stream流接口的数据帧，数据帧的数据位宽、数据长度、每帧发送间隔、累加数据初始值、是否启用ILA数据观测等都可由parameter参数配置，数据帧以累加数形式出现，方便用户仿真和ILA观测，数据帧虽简单，但完美适配了Aurora 64B66B IP核的用户发送接口，是基于Aurora 64B66B传输其他数据的基础范本，可加速用户产品开发周期；用户数据发送模块顶层接口如下：

Aurora 64B66B数据回环传输架构

本设计基于Versal系列FPGA的GTM高速收发器实现Aurora 64B66B数据回环传输，总体代码架构如下：

Aurora 64B66B数据回环传输架构的核心是Aurora 64B66B IP核的例化和使用，所以本章节我们重点讲解这个IP；

Aurora 64B66B IP核简介

关于Aurora 64B66B IP核介绍最详细的肯定是Xilinx官方的《pg074_Aurora 64B/66B LogiCORE IP Product Guide》，我们以此来解读，《pg074》PDF文档我已放在了资料包里；我用到的开发板FPGA型号为Xilinx–Versal系列FPGA；带有多路GTM资源，每通道的收发速度为9.5 Gb/s到28.21 Gb/s之间（GTM为例）。本设计使用的Aurora 64B66B IP核基于GTM高速收发器实现物理层和数据链路层；

Aurora 64B66B 基本结构

根据《pg074_Aurora 64B/66B LogiCORE IP Product Guide》，Aurora 64B66B基本结构如下：

由上图可知，Aurora 64B66B IP核由四个核心模块构成，协同实现链路初始化、数据编解码及流控制：

通道逻辑（Lane Logic）
功能：驱动每个GT收发器（GTX/GTH/GTY），初始化收发器硬件，处理64B66B编解码、错误检测（如CRC校验）
关键操作：检测控制字符（如空闲符、时钟补偿符），确保数据对齐

全局逻辑（Global Logic）
功能：管理多通道绑定（Lane Bonding），验证通道同步状态，生成随机空闲字符维持链路活性，监控所有通道的错误（如hard_err硬件错误、soft_err位错误）
错误处理：检测到严重错误时自动复位并重新初始化通道

发送用户接口（TX User Interface）
接口类型：支持AXI4-Stream帧接口（带tlast/tkeep）或流接口（简化无帧控制）
功能：将应用层数据封装为Aurora帧（添加SCP/ECP控制符），插入时钟补偿序列（每10,000字节插入12字节开销）

接收用户接口（RX User Interface）
功能：解析输入数据流，剥离SCP/ECP控制符，恢复原始数据帧并通过AXI4-Stream输出；支持流量控制（如UFC/NFC）
特点：无弹性缓冲，依赖实时流控避免溢出

用户数据接口对比
Aurora 64B66B支持帧接口 (Framing) 流接口 (Streaming)，对比如下：

Aurora 64B66B 发送流程

Aurora 64B66B用户发送数据使用帧接口（AXI4-Stream），包括以下流程：

用户发起传输
应用层置位s_axi_tx_tvalid并输出数据至s_axi_tx_tdata，同时用s_axi_tx_tlast标识帧结束，s_axi_tx_tkeep标记末尾有效字节

IP核组帧
当s_axi_tx_tready与s_axi_tx_tvalid同时有效时，IP核采样数据

组帧规则：
帧首添加2字节SCP（Start Channel Protocol）
帧尾添加2字节ECP（End Channel Protocol）
若数据字节数为奇数，末尾补PAD字符

插入控制序列
在数据间隙插入空闲字符或时钟补偿序列（CC），优先级高于数据传输
发送过程中可通过拉低s_axi_tx_tvalid暂停传输（流控）

串行化输出
数据经GT收发器进行64B66B编码，转为串行信号通过物理链路发送

使用总结
以上流程为Aurora 64B66B IP核内部实现，开发者只需了解即可，无需关心起具体实现细节，开发者只需把发送数据转换为AXI4-Stream数据流送入Aurora 64B66B用户发送接口即可；

Aurora 64B66B 接收流程

数据解析
GT收发器接收串行数据，进行字对齐和64B66B解码
通道逻辑检测并剥离SCP、ECP、PAD及空闲字符，提取有效负载

帧恢复与输出
恢复的数据通过AXI4-Stream接口输出：
m_axi_rx_tvalid标识有效数据
m_axi_rx_tlast标识帧结束
m_axi_rx_tkeep标记帧末有效字节（仅当tlast有效时）
无流控信号：接收端无tready，需应用层实时消费数据

错误检测
实时监测编解码错误（置位soft_err）或帧结构错误（如连续SCP，置位frame_err）

使用总结
以上流程为Aurora 64B66B IP核内部实现，开发者只需了解即可，无需关心起具体实现细节，开发者只需把Aurora 64B66B IP核输出的AXI4-Stream数据流送入自己的接收模块即可进行具体分析和处理；

Aurora 64B66B 时钟架构

Aurora 64B66B IP核涉及多时钟域协同，关键时钟信号如下：

时钟交互要点：
跨时钟域同步：INIT_CLK用于复位逻辑（gt_reset需同步至该时钟域），避免亚稳态
用户时钟生成：USER_CLK由GT收发器的CDR（时钟数据恢复）电路产生，确保与输入数据同步
抖动要求：参考时钟（GT_REFCLK）需满足严格抖动限制（通常<1 ps RMS），否则高线速下链路失锁

Aurora 64B66B IP核调用和使用

Aurora 64B66B IP核配置调用需在vivado Block Design设计中完成，在工程种位置如下：

Aurora 64B66B IP核调用和使用很简单，通过vivado的UI界面即可完成，如下：

然后配置如下：

具体配置要根据自己的项目需求而定，上图只是博主的配置，仅供参考；

用户数据接收模块

用户数据接收模块在工程中位置如下：

接收AXI4-Stream流然后进入纯verilog代码实现的用户数据接收比对模块，实现接收数据与发送数据的逐个比较；最后将比较结果输出功设计者分析判断；整个工程实用性拉满，对于有Aurora 64B66B开发需求的用户可谓精准适配；
用户数据接收模块顶层接口如下：

Versal CIPS配置

Versal系列FPGA必须配置CIPS才能启动，本设计由于只使用PL测的逻辑资源，顾配置如下：

工程源码架构

提供3套工程源码，以工程源码3为例，工程Block Design设计如下：

提供3套工程源码，以工程源码3为例，综合后的工程源码架构如下：

4、vivado工程源码1详解–>XCVP1802，SFP光口版本

开发板FPGA型号：Xilinx–Versal Premium–xcvp1802-lsvc4072-2MP-e-S；
FPGA开发环境：Vivado2023.2；
输入：FPGA内部生成的发送数据帧；
输出：FPGA内部做收发数据比对，并输出比对结果；
光编码方案：Xilinx Aurora 64B66B IP核；
回环光口类型：1路SFP光口；
高速收发器类型：GTYP（可换为GTM），线速率10Gbps；
Aurora 64B66B用户数据位宽：64 bit；
实现功能：FPGA实现Aurora 64B66B数据回环传输；
工程作用：让读者掌握FPGA实现Aurora 64B66B数据回环传输的设计能力，以便能够移植和设计自己的项目；
工程Block Design和工程代码架构请参考第3章节的《工程源码架构》小节内容；
工程的资源消耗和功耗如下：

5、vivado工程源码2详解–>XCVP1802，SFP-DD光口版本

开发板FPGA型号：Xilinx–Versal Premium–xcvp1802-lsvc4072-2MP-e-S；
FPGA开发环境：Vivado2023.2；
输入：FPGA内部生成的发送数据帧；
输出：FPGA内部做收发数据比对，并输出比对结果；
光编码方案：Xilinx Aurora 64B66B IP核；
回环光口类型：1路SFP-DD光口，2 Lane；
高速收发器类型：GTM，线速率10Gbps；
Aurora 64B66B用户数据位宽：128 bit；
实现功能：FPGA实现Aurora 64B66B数据回环传输；
工程作用：让读者掌握FPGA实现Aurora 64B66B数据回环传输的设计能力，以便能够移植和设计自己的项目；
工程Block Design和工程代码架构请参考第3章节的《工程源码架构》小节内容；
工程的资源消耗和功耗如下：

6、vivado工程源码3详解–>XCVP1802，QSFP-DD光口版本

开发板FPGA型号：Xilinx–Versal Premium–xcvp1802-lsvc4072-2MP-e-S；
FPGA开发环境：Vivado2023.2；
输入：FPGA内部生成的发送数据帧；
输出：FPGA内部做收发数据比对，并输出比对结果；
光编码方案：Xilinx Aurora 64B66B IP核；
回环光口类型：1路QSFP-DD光口，8 Lane；
高速收发器类型：GTM，线速率10Gbps；
Aurora 64B66B用户数据位宽：512 bit；
实现功能：FPGA实现Aurora 64B66B数据回环传输；
工程作用：让读者掌握FPGA实现Aurora 64B66B数据回环传输的设计能力，以便能够移植和设计自己的项目；
工程Block Design和工程代码架构请参考第3章节的《工程源码架构》小节内容；
工程的资源消耗和功耗如下：

7、工程移植说明

vivado版本不一致处理

1：如果你的vivado版本与本工程vivado版本一致，则直接打开工程；
2：如果你的vivado版本低于本工程vivado版本，则需要打开工程后，点击文件–>另存为；但此方法并不保险，最保险的方法是将你的vivado版本升级到本工程vivado的版本或者更高版本；

3：如果你的vivado版本高于本工程vivado版本，解决如下：

打开工程后会发现IP都被锁住了，如下：

此时需要升级IP，操作如下：

FPGA型号不一致处理

如果你的FPGA型号与我的不一致，则需要更改FPGA型号，操作如下：



更改FPGA型号后还需要升级IP，升级IP的方法前面已经讲述了；

其他注意事项

1：由于每个板子的DDR不一定完全一样，所以MIG IP需要根据你自己的原理图进行配置，甚至可以直接删掉我这里原工程的MIG并重新添加IP，重新配置；
2：根据你自己的原理图修改引脚约束，在xdc文件中修改即可；
3：纯FPGA移植到Zynq需要在工程中添加zynq软核；

8、上板调试验证

准备工作

需要准备的器材如下：
FPGA开发板，没有开发板可以找本博提供；
SFP光模块和光纤；
我的开发板了连接如下：

Aurora 64B66B光口数据回环效果演示

Aurora 64B66B光口数据回环效果演示如下：

9、工程代码的获取

代码太大，无法邮箱发送，以某度网盘链接方式发送，
资料获取方式：文章末尾的V名片。
网盘资料如下：

此外，有很多朋友给本博主提了很多意见和建议，希望能丰富服务内容和选项，因为不同朋友的需求不一样，所以本博主还提供以下服务：