用Quartus II 13.1在FPGA上复刻一个复古数字钟：从25MHz到1Hz的分频实战

用Quartus II 13.1在FPGA上打造复古数字钟：从25MHz到1Hz的硬核分频艺术

在电子爱好者的世界里，没有什么比亲手实现一个复古数字钟更让人兴奋的了。想象一下，当你的FPGA开发板上的数码管开始跳动，精准地显示每一秒的流逝，那种成就感绝非购买成品可比。本文将带你从零开始，用Quartus II 13.1这把"数字雕刻刀"，将冰冷的25MHz时钟信号雕琢成优雅的1Hz脉搏，最终呈现为一个充满复古美学的数字钟作品。

1. 复古数字钟的整体架构设计

一个完整的数字钟系统远不止是简单的计数器堆砌。我们需要构建一个精密的数字生态系统，让各个模块像齿轮一样完美咬合。核心架构包含四大功能模块：

1. 时钟分频系统：将板载25MHz晶振驯服为精准的1Hz心跳
2. 时间计数引擎：实现60进制（秒/分）和24进制（时）的机械逻辑
3. 显示驱动电路：让数字在数码管上优雅舞动
4. 整体控制系统：协调各模块的时序关系

提示：在开始编码前，建议先在纸上绘制完整的信号流图，明确各模块的接口定义。这就像木匠在动手前先画好设计图一样重要。

传统数字电路设计中，我们可能会使用74系列芯片搭建这个系统。但在FPGA的世界里，我们可以用Verilog或VHDL将这些功能"描述"出来，让FPGA内部的逻辑单元自动形成等效电路。这种"硬件描述"的方式既保留了硬件设计的思维，又大大提高了灵活性和可调试性。

2. 驯服时钟：从25MHz到1Hz的魔法

2.1 理解时钟分频的本质

FPGA开发板通常提供高频时钟信号（如25MHz），而我们的数字钟需要精确的1Hz信号（每秒一个脉冲）。这就像要把湍急的瀑布变成滴水的水龙头，需要精准的控制。

25MHz到1Hz意味着要进行25,000,000分频。直接用一个计数器实现这么大的分频比会消耗大量逻辑资源。更优雅的做法是分级分频：

// 第一级：预分频到较低频率 reg [19:0] prescaler; always @(posedge clk_25m) begin if(prescaler == 20'd24_999_999) begin prescaler <= 0; clk_1hz_temp <= ~clk_1hz_temp; end else begin prescaler <= prescaler + 1; end end

2.2 精准分频的实现技巧

在实际操作中，有几点需要特别注意：

• 计数器初始值：从0开始计数还是从1开始？这会直接影响分频后的占空比
• 同步复位：确保分频器能在系统复位时回到已知状态
• 时钟域交叉：如果分频后的时钟要驱动其他模块，需要考虑跨时钟域同步问题

一个更完整的实现方案如下表所示：

这种分级方法不仅节省资源，还能让每个阶段的时序更容易满足。

3. 构建时间计数引擎

3.1 六十进制计数器的艺术

秒和分的计数都遵循六十进制规则，这实际上是一个复合计数器：由六进制和十进制计数器串联而成。在Verilog中，可以优雅地描述这种关系：

module counter_60( input clk, input reset, output reg [3:0] sec_ones, output reg [3:0] sec_tens, output reg carry ); always @(posedge clk or posedge reset) begin if(reset) begin sec_ones <= 0; sec_tens <= 0; carry <= 0; end else begin carry <= 0; if(sec_ones == 9) begin sec_ones <= 0; if(sec_tens == 5) begin sec_tens <= 0; carry <= 1; end else begin sec_tens <= sec_tens + 1; end end else begin sec_ones <= sec_ones + 1; end end end endmodule

3.2 二十四进制计数器的实现

小时的计数稍微复杂些，需要考虑十位和个位的特殊关系：

1. 当小时计数达到24时归零
2. 十位显示只能是0、1或2
3. 个位在十位为2时最大只能到3

always @(posedge clk or posedge reset) begin if(reset) begin hour_ones <= 0; hour_tens <= 0; end else if(carry_from_min) begin if(hour_ones == 3 && hour_tens == 2) begin hour_ones <= 0; hour_tens <= 0; end else if(hour_ones == 9) begin hour_ones <= 0; hour_tens <= hour_tens + 1; end else begin hour_ones <= hour_ones + 1; end end end

4. 数码管显示驱动设计

4.1 七段数码管的编码艺术

要让数字在数码管上正确显示，需要将BCD码转换为七段显示码。这本质上是一个查找表操作：

// 共阳极数码管编码 function [6:0] seg7; input [3:0] bcd; begin case(bcd) 4'd0: seg7 = 7'b1000000; 4'd1: seg7 = 7'b1111001; 4'd2: seg7 = 7'b0100100; // ...其他数字编码 default: seg7 = 7'b1111111; endcase end endfunction

4.2 动态扫描的实现技巧

当需要驱动多位数码管时，动态扫描是节省IO资源的有效方法。核心原理是分时复用：

1. 在极短的时间内依次点亮每个数码管
2. 利用人眼的视觉暂留效应形成连续显示的假象
3. 扫描频率通常需要大于50Hz以避免闪烁

reg [1:0] scan_counter; reg [3:0] current_digit; always @(posedge scan_clk) begin scan_counter <= scan_counter + 1; case(scan_counter) 2'b00: begin anode <= 4'b1110; current_digit <= sec_ones; end 2'b01: begin anode <= 4'b1101; current_digit <= sec_tens; end // ...其他位选择 endcase cathode <= seg7(current_digit); end

5. 系统集成与调试技巧

5.1 模块化设计方法

将整个系统划分为多个功能模块后，可以采用自底向上的测试策略：

1. 先单独测试每个子模块（如分频器、计数器）
2. 然后逐步连接模块进行集成测试
3. 最后进行系统级验证

在Quartus II中，可以使用SignalTap II逻辑分析仪实时观察内部信号，这是调试数字系统的强大工具。

5.2 常见问题排查指南

在调试过程中，保持耐心是关键。记得我第一次实现这个项目时，花了整整一个周末才找到那个导致计数器偶尔跳数的时序问题。最终发现问题出在跨时钟域的信号处理上——这个教训让我从此对时序分析格外重视。