用Quartus和Verilog做个能响的电子琴：从分频值计算到FPGA烧录全流程

从零构建FPGA电子琴：音乐频率、Verilog与硬件实现的深度实践

第一次听到自己编写的代码通过FPGA发出准确的音阶时，那种成就感是难以言喻的。本文将带你完整经历这个神奇的过程——从理解音乐频率背后的数学原理，到用Verilog实现分频逻辑，最终让开发板唱出旋律。不同于简单的代码复制粘贴，我们会深入每个环节的设计思路，特别关注那些容易导致"仿真通过但板子不响"的细节陷阱。

1. 音阶频率与数字分频原理

钢琴上每个琴键对应的频率并非随意设定，而是遵循十二平均律的数学规律。中央A4音的标准频率为440Hz，相邻半音之间的频率比为2^(1/12)。对于我们的电子琴项目，需要计算C4到C5这8个自然音阶（对应钢琴白键）的准确频率：

在数字电路中，我们通过时钟分频来产生这些频率。假设使用1MHz（1,000,000Hz）的基准时钟，分频值计算公式为：

分频值 = 基准时钟频率 / (2 × 目标频率) - 1

以C4音阶为例：

分频值 = 1,000,000 / (2 × 262) - 1 ≈ 1907

转换为十六进制就是0x773，但实际代码中使用的0xEF0（即3824）看起来是另一套计算逻辑。这是因为：

1. 代码可能采用了不同的分频实现方式（如计数器比较值而非周期数）
2. 实际频率可能需要微调以避免谐波干扰
3. 开发板扬声器特性可能要求特定占空比

提示：不同开发板的时钟频率可能不同，务必确认板载晶振频率。常见的25MHz、50MHz时钟需要相应调整分频计算。

2. Quartus工程创建与Verilog核心逻辑实现

启动Quartus Prime后，按以下步骤创建项目：

1. File → New Project Wizard

   • 指定工程目录（避免中文路径）
   • 命名工程为"Electronic_Organ"
   • 选择正确的FPGA器件型号（如Cyclone IV EP4CE6E22C8）

2. 添加Verilog文件：

module electronic_organ ( input clk, // 1MHz时钟 input [7:0] key, // 8个按键输入 output reg speaker ); // 音阶分频参数（基于1MHz时钟） parameter [11:0] div_values[7:0] = '{ 12'hEF0, // C4 12'hD4F, // D4 12'hBDA, // E4 12'hB31, // F4 12'h9F7, // G4 12'h8E0, // A4 12'h7E8, // B4 12'h776 // C5 }; reg [11:0] div_counter = 0; reg [11:0] current_div = 0; reg [7:0] key_reg; always @(posedge clk) begin // 按键消抖处理 key_reg <= key; // 确定当前分频值 case (1'b1) key_reg[0]: current_div <= div_values[0]; key_reg[1]: current_div <= div_values[1]; key_reg[2]: current_div <= div_values[2]; key_reg[3]: current_div <= div_values[3]; key_reg[4]: current_div <= div_values[4]; key_reg[5]: current_div <= div_values[5]; key_reg[6]: current_div <= div_values[6]; key_reg[7]: current_div <= div_values[7]; default: current_div <= 0; endcase // 分频计数器逻辑 if (current_div == 0) begin div_counter <= 0; speaker <= 0; end else begin if (div_counter >= current_div) begin div_counter <= 0; speaker <= ~speaker; // 翻转输出产生方波 end else begin div_counter <= div_counter + 1; end end end endmodule

这段代码做了几项关键改进：

• 使用数组存储分频参数，提高可读性
• 添加按键寄存器减少亚稳态风险
• 采用更清晰的case语句处理按键优先级
• 明确无按键时的静音处理

3. 功能仿真与Testbench编写

在烧录到FPGA前，必须通过仿真验证逻辑正确性。创建Testbench文件organ_tb.v：

`timescale 1ns/1ns module organ_tb; reg clk; reg [7:0] key; wire speaker; electronic_organ uut (.*); initial begin clk = 0; forever #500 clk = ~clk; // 模拟1MHz时钟 end initial begin $dumpfile("wave.vcd"); $dumpvars(0, organ_tb); key = 8'b00000000; #1000; // 测试C4音阶 key = 8'b00000001; #2000000; // 观察2ms输出 // 测试A4音阶 key = 8'b00100000; #2000000; // 测试多键同时按下（应只响应最高优先级） key = 8'b00000101; #2000000; $finish; end endmodule

使用ModelSim进行仿真时，重点关注：

1. 按键变化后输出频率是否立即切换
2. 无按键时是否保持静音
3. 多键同时按下的优先级处理
4. 输出方波的占空比是否接近50%

常见仿真问题排查：

• 如果输出始终为高/低电平，检查分频计数器复位逻辑
• 如果频率偏差大，确认Testbench时钟周期设置正确
• 如果响应延迟，可能是按键消抖逻辑过强

4. 引脚分配与硬件实现

仿真通过后，需要将设计映射到实际硬件。以DE10-Lite开发板为例：

1. 配置时钟：

   • 开发板提供50MHz时钟，需通过PLL分频到1MHz
   • 在Quartus中创建PLL IP核，设置输入50MHz，输出1MHz

2. 引脚分配（通过Assignment Editor）：

   信号名称	FPGA引脚	开发板对应功能
   clk	PIN_P11	50MHz晶振
   key[0]	PIN_C10	SW0
   ...	...	...
   key[7]	PIN_C11	SW7
   speaker	PIN_A8	蜂鸣器

3. 硬件连接检查清单：

   • 确认跳线帽连接蜂鸣器到正确IO
   • 检查开关上拉/下拉电阻配置
   • 测量电源电压稳定在3.3V
   • 确保下载器驱动安装正确

烧录程序后若没有声音，按以下步骤排查：

1. 用万用表测量蜂鸣器两端电压是否有变化
2. 尝试直接给蜂鸣器引脚输出高电平测试硬件
3. 使用SignalTap逻辑分析仪抓取实际输出波形
4. 检查PLL锁定信号是否正常

5. 进阶优化与扩展思路

基础功能实现后，可以考虑以下增强功能：

音效改善方案：

// 在输出级添加PWM调制改善音质 reg [3:0] pwm_counter; always @(posedge clk) begin pwm_counter <= pwm_counter + 1; if (speaker && (pwm_counter < 4'b1000)) audio_out <= 1; else audio_out <= 0; end

功能扩展建议：

• 添加LED显示当前音阶
• 实现按键力度感应（通过按压时间）
• 录制和回放简单旋律
• 通过UART接收音符指令

对于想深入学习的开发者，推荐研究：

1. 使用DDS（直接数字合成）技术生成更纯净的正弦波
2. 添加FIR滤波器消除高频谐波
3. 实现ADSR包络控制使音色更丰富

完成这个项目后，你会惊讶于FPGA在实时音频处理上的潜力。当第一次听到《小星星》从自己设计的电路中流淌出来时，那些调试到深夜的时光都变得值得了。