fpga系列 HDL : Microchip FPGA开发软件 Libero Soc选择RAM IP(Two Port IP核)-洪萨配资

Catalog下选择ram IP

特性	RAM - Dual Port	RAM - Two Port
别名	通常指True Dual-Port RAM	通常指Simple Dual-Port RAM
端口功能	两个端口均可读可写(R/W)	端口功能分离：一个端口只写，另一个端口只读
端口定义	端口A和端口B是对等的，都可以独立进行读写操作。	端口A通常固定为写端口，端口B固定为读端口。
典型应用	适用于两个处理器或逻辑模块需要频繁交换数据、互相读写同一块内存的场景。	适用于典型的数据流缓存场景，如FIFO（先进先出队列）、跨时钟域数据传输（写时钟域写，读时钟域读）。
资源消耗	相对较高，因为每个端口都需要完整的读写电路。	相对较低，因为每个物理端口只需要实现读或写单一功能。

RAM - Two Port IP核

端口

写端口（上半部分）

WCLK：写时钟
WADDR：写地址
WD：写数据
WEN：写使能

读端口（下半部分）

RCLK：读时钟
RADDR：读地址
RD：读数据
REN：读使能

界面其他参数详解

Optimize for（优化目标）：
- High Speed：当前选中项。工具会尝试优化时序，使其能运行在更高的频率，但这通常会增加功耗。
- Low Power：低功耗模式。
Single clock（单时钟）：
- 这是一个未选中的复选框。
- 如果不选中（当前状态）：写时钟和读时钟是独立的。你可以让写操作在100MHz下运行，而读操作在50MHz下运行。这非常适合用于跨时钟域的数据传输。当然，选中也可以用同一个时钟。
- 如果选中：RCLK会消失，读写操作共用WCLK。这会简化设计，通常用于同一个时钟域内的数据缓冲。
Pipeline（流水线）：
- 在“Read”部分有一个勾选的Pipeline选项。这意味着读出的数据会经过寄存器输出，这通常能提高读操作的最高频率，但会增加一个时钟周期的读取延迟。同步时钟域下可不选。
Depth & Width（深度与宽度）：
- 左侧的输入框用于设置存储器的容量（有多少个地址）和位宽（每个地址存多少位数据）。
Initialize RAM for simulation的作用：它是用来给RAM填充初始数据的，而且这个数据仅用于仿真。

实现效果

非Single clock

`timescale 1 ns/100 ps // Version: v11.9 SP6 11.9.6.7 module test_ram_1( WD, RD, WEN, REN, WADDR, RADDR, WCLK, RCLK, RESET ); input [7:0] WD; output [7:0] RD; input WEN; input REN; input [3:0] WADDR; input [3:0] RADDR; input WCLK; input RCLK; input RESET; wire VCC, GND; wire GND_power_net1; wire VCC_power_net1; assign GND = GND_power_net1; assign VCC = VCC_power_net1; RAM4K9 #( .MEMORYFILE("test_ram_1_R0C0.mem") ) test_ram_1_R0C0 ( .ADDRA11(GND), .ADDRA10(GND), .ADDRA9(GND), .ADDRA8(GND), .ADDRA7(GND), .ADDRA6(GND), .ADDRA5(GND), .ADDRA4(GND), .ADDRA3(WADDR[3]), .ADDRA2(WADDR[2]), .ADDRA1(WADDR[1]), .ADDRA0(WADDR[0]), .ADDRB11(GND), .ADDRB10(GND), .ADDRB9(GND), .ADDRB8(GND), .ADDRB7(GND), .ADDRB6(GND), .ADDRB5(GND), .ADDRB4(GND), .ADDRB3(RADDR[3]), .ADDRB2(RADDR[2]), .ADDRB1( RADDR[1]), .ADDRB0(RADDR[0]), .DINA8(GND), .DINA7(WD[7]), .DINA6(WD[6]), .DINA5(WD[5]), .DINA4(WD[4]), .DINA3(WD[3]), .DINA2(WD[2]), .DINA1(WD[1]), .DINA0(WD[0]), .DINB8(GND), .DINB7(GND), .DINB6(GND), .DINB5(GND), .DINB4(GND), .DINB3(GND) , .DINB2(GND), .DINB1(GND), .DINB0(GND), .WIDTHA0(VCC), .WIDTHA1(VCC), .WIDTHB0(VCC), .WIDTHB1(VCC), .PIPEA(GND), .PIPEB(VCC), .WMODEA(GND), .WMODEB(GND), .BLKA(WEN), .BLKB(REN) , .WENA(GND), .WENB(VCC), .CLKA(WCLK), .CLKB(RCLK), .RESET( RESET), .DOUTA8(), .DOUTA7(), .DOUTA6(), .DOUTA5(), .DOUTA4(), .DOUTA3(), .DOUTA2(), .DOUTA1(), .DOUTA0(), .DOUTB8(), .DOUTB7( RD[7]), .DOUTB6(RD[6]), .DOUTB5(RD[5]), .DOUTB4(RD[4]), .DOUTB3(RD[3]), .DOUTB2(RD[2]), .DOUTB1(RD[1]), .DOUTB0(RD[0])); GND GND_power_inst1 (.Y(GND_power_net1)); VCC VCC_power_inst1 (.Y(VCC_power_net1)); endmodule // _Disclaimer: Please leave the following comments in the file, they are for internal purposes only._ // _GEN_File_Contents_ // Version:11.9.6.7 // ACTGENU_CALL:1 // BATCH:T // FAM:PA3LC // OUTFORMAT:Verilog // LPMTYPE:LPM_RAM // LPM_HINT:TWO // INSERT_PAD:NO // INSERT_IOREG:NO // GEN_BHV_VHDL_VAL:F // GEN_BHV_VERILOG_VAL:F // MGNTIMER:F // MGNCMPL:T // DESDIR:C:/Users/audit/Desktop/test/test2/smartgen\test_ram_1 // GEN_BEHV_MODULE:F // SMARTGEN_DIE:IS2X2M1 // SMARTGEN_PACKAGE:vq100 // AGENIII_IS_SUBPROJECT_LIBERO:T // WWIDTH:8 // WDEPTH:10 // RWIDTH:8 // RDEPTH:10 // CLKS:2 // RESET_PN:RESET // RESET_POLARITY:0 // INIT_RAM:T // DEFAULT_WORD:0x00 // CASCADE:0 // WCLK_EDGE:RISE // RCLK_EDGE:RISE // WCLOCK_PN:WCLK // RCLOCK_PN:RCLK // PMODE2:1 // DATA_IN_PN:WD // WADDRESS_PN:WADDR // WE_PN:WEN // DATA_OUT_PN:RD // RADDRESS_PN:RADDR // RE_PN:REN // WE_POLARITY:0 // RE_POLARITY:0 // PTYPE:1 // _End_Comments_

Single clock

`timescale 1 ns/100 ps // Version: v11.9 SP6 11.9.6.7 module test_ram_2( WD, RD, WEN, REN, WADDR, RADDR, RWCLK, RESET ); input [7:0] WD; output [7:0] RD; input WEN; input REN; input [3:0] WADDR; input [3:0] RADDR; input RWCLK; input RESET; wire VCC, GND; wire GND_power_net1; wire VCC_power_net1; assign GND = GND_power_net1; assign VCC = VCC_power_net1; RAM4K9 #( .MEMORYFILE("test_ram_2_R0C0.mem") ) test_ram_2_R0C0 ( .ADDRA11(GND), .ADDRA10(GND), .ADDRA9(GND), .ADDRA8(GND), .ADDRA7(GND), .ADDRA6(GND), .ADDRA5(GND), .ADDRA4(GND), .ADDRA3(WADDR[3]), .ADDRA2(WADDR[2]), .ADDRA1(WADDR[1]), .ADDRA0(WADDR[0]), .ADDRB11(GND), .ADDRB10(GND), .ADDRB9(GND), .ADDRB8(GND), .ADDRB7(GND), .ADDRB6(GND), .ADDRB5(GND), .ADDRB4(GND), .ADDRB3(RADDR[3]), .ADDRB2(RADDR[2]), .ADDRB1( RADDR[1]), .ADDRB0(RADDR[0]), .DINA8(GND), .DINA7(WD[7]), .DINA6(WD[6]), .DINA5(WD[5]), .DINA4(WD[4]), .DINA3(WD[3]), .DINA2(WD[2]), .DINA1(WD[1]), .DINA0(WD[0]), .DINB8(GND), .DINB7(GND), .DINB6(GND), .DINB5(GND), .DINB4(GND), .DINB3(GND) , .DINB2(GND), .DINB1(GND), .DINB0(GND), .WIDTHA0(VCC), .WIDTHA1(VCC), .WIDTHB0(VCC), .WIDTHB1(VCC), .PIPEA(GND), .PIPEB(VCC), .WMODEA(GND), .WMODEB(GND), .BLKA(WEN), .BLKB(REN) , .WENA(GND), .WENB(VCC), .CLKA(RWCLK), .CLKB(RWCLK), .RESET( RESET), .DOUTA8(), .DOUTA7(), .DOUTA6(), .DOUTA5(), .DOUTA4(), .DOUTA3(), .DOUTA2(), .DOUTA1(), .DOUTA0(), .DOUTB8(), .DOUTB7( RD[7]), .DOUTB6(RD[6]), .DOUTB5(RD[5]), .DOUTB4(RD[4]), .DOUTB3(RD[3]), .DOUTB2(RD[2]), .DOUTB1(RD[1]), .DOUTB0(RD[0])); GND GND_power_inst1 (.Y(GND_power_net1)); VCC VCC_power_inst1 (.Y(VCC_power_net1)); endmodule // _Disclaimer: Please leave the following comments in the file, they are for internal purposes only._ // _GEN_File_Contents_ // Version:11.9.6.7 // ACTGENU_CALL:1 // BATCH:T // FAM:PA3LC // OUTFORMAT:Verilog // LPMTYPE:LPM_RAM // LPM_HINT:TWO // INSERT_PAD:NO // INSERT_IOREG:NO // GEN_BHV_VHDL_VAL:F // GEN_BHV_VERILOG_VAL:F // MGNTIMER:F // MGNCMPL:T // DESDIR:C:/Users/audit/Desktop/test/test2/smartgen\test_ram_2 // GEN_BEHV_MODULE:F // SMARTGEN_DIE:IS2X2M1 // SMARTGEN_PACKAGE:vq100 // AGENIII_IS_SUBPROJECT_LIBERO:T // WWIDTH:8 // WDEPTH:10 // RWIDTH:8 // RDEPTH:10 // CLKS:1 // CLOCK_PN:RWCLK // RESET_PN:RESET // RESET_POLARITY:0 // INIT_RAM:T // DEFAULT_WORD:0x00 // CASCADE:0 // WCLK_EDGE:RISE // PMODE2:1 // DATA_IN_PN:WD // WADDRESS_PN:WADDR // WE_PN:WEN // DATA_OUT_PN:RD // RADDRESS_PN:RADDR // RE_PN:REN // WE_POLARITY:0 // RE_POLARITY:0 // PTYPE:1 // _End_Comments_

ping-pong buffer

ping-pong buffer的工作过程类似使用S阀门的混凝土泵：

所谓ping-pong buffer，也就是定义两个buffer，当有数据进来的时候，负责写入buffer的进程就寻找第一个没有被占用而且可写的buffer，进行写入，写好之后，将占用flag释放，同时设置一个flag提示此buffer已经可读，然后再接下去找另外一个可写的buffer，写入新的数据。
双RAM中的RAM完全可以只写一部分。比如对接收的数据进行校验与传输，可以对第一帧数据进行收取的同时进行CRC计算，同时边存入RAM。当第一帧的数据存储完成后即可切换另一个RAM进行存储(如果当前的CRC没有校验通过，可以不切换到另外一个)。

特性	普通 FIFO	Ping-Pong Buffer (双缓冲)	优势解读
数据访问方式	流式访问只能按顺序读，读完即丢。	块状/随机访问写入时可随机读写，读取时可反复读取。	Ping-Pong 适合处理“一帧”数据，允许接收端对整块数据进行处理（如 CRC 校验、FFT 变换）。
吞吐量 (并行性)	半双工通常同一地址不能同时读写（除非双口 RAM 逻辑复杂）。	全双工 (流水线) 写 Buffer A 的同时，读 Buffer B。	Ping-Pong 实现了真正的并行处理，读写互不干扰，极大提升效率。
数据保留	易失性数据被读出后通常会弹出（Pop），无法回头再看。	保持性数据在缓冲区中保持完整，直到下一次被覆盖。	适合需要重传或多次处理的场景（如图像帧缓存）。
实现复杂度	低只需要管理读写指针和空满标志。	中/高需要管理状态机、切换逻辑和同步信号。	FIFO 适合简单的数据流对接；Ping-Pong 适合复杂的数据包处理。

assign frame_correct = CRC_correct & frame_correct; assign frame_error = CRC_error | frame_error; frame_check: begin // 情况 A: 当前帧校验正确 (CRC 和 帧尾都对) if (frame_correct) begin // 如果上一次写的是 RAM2 (或者地址跑到了 RAM2 的高位区域) if (RAM2_write_full) begin // >>> 切换到 RAM1 <<< state <= write_RAM1; // 下次写入目标设为 RAM1 frame1_write_complete <= 1'b0; // 清除 RAM1 完成标志 (准备开始新写入) frame2_write_complete <= 1'b1; // 置位 RAM2 完成标志 (通知外部读取 RAM2) frame2_data_length <= data_length; // 记录 RAM2 中这帧数据的长度 wraddress <= 10'd0; // 重置写指针到 RAM1 的起始位置 (0) end else begin // >>> 切换到 RAM2 <<< // (隐含逻辑：如果上次不是 RAM2，那就是 RAM1) state <= write_RAM2; // 下次写入目标设为 RAM2 frame1_write_complete <= 1'b1; // 置位 RAM1 完成标志 (通知外部读取 RAM1) frame2_write_complete <= 1'b0; // 清除 RAM2 完成标志 frame1_data_length <= data_length; // 记录 RAM1 中这帧数据的长度 wraddress <= 10'd258; // 重置写指针到 RAM2 的起始位置 (258) end end // 情况 B: 当前帧校验错误 (CRC 错 或 帧尾错) else begin // 错误处理策略：覆盖写入 // 如果帧错了，不切换 RAM，而是让下一帧继续写入同一个 RAM，覆盖掉这个错误的帧。 frame1_write_complete <= 1'b0; frame2_write_complete <= 1'b0; if (RAM2_write_full) begin // 上次在写 RAM2，这次继续写 RAM2 (覆盖错误数据) state <= write_RAM2; wraddress <= 10'd258; // 指针回到 RAM2 头部 end else begin // 上次在写 RAM1，这次继续写 RAM1 (覆盖错误数据) state <= write_RAM1; wraddress <= 10'd0; // 指针回到 RAM1 头部 end end end