告别混乱时序：一个状态机搞定S25FL系列Flash的SPI四线读写（FPGA篇）

告别混乱时序：一个状态机搞定S25FL系列Flash的SPI四线读写（FPGA篇）

在嵌入式存储解决方案中，S25FL系列SPI Flash以其高密度、低功耗和灵活接口成为FPGA系统的理想搭档。但当面对多达20种操作指令、四种传输模式以及复杂的寄存器配置时，开发者常陷入模块爆炸的困境——每个功能对应一个独立驱动模块，最终形成难以维护的"意大利面条式代码"。本文将揭示如何通过状态机架构设计实现指令归一化处理，用五个基础时序模块覆盖全部操作场景。

1. SPI Flash驱动开发的范式转变

传统FPGA驱动开发存在明显的效率瓶颈。以S25FL256S为例，开发者通常需要为WREN（写使能）、PP（页编程）、SE（扇区擦除）等指令分别编写独立模块，导致代码重复率超过60%。更棘手的是，当需要支持新Flash型号时，这种架构往往需要推倒重来。

通过分析S25FL全系指令集，我们发现所有操作可归类为五种基础时序：

• 单线指令传输（如WREN）：仅通过SI线发送8bit指令码
• 寄存器写入（如WRR）：指令码后跟随1-4字节配置数据
• 寄存器读取（如RDSR）：指令码后接收1-4字节状态数据
• 四线页编程（4QPP）：指令+地址后通过四线传输256字节数据
• 四线数据读取（4QOR）：指令+地址后通过四线接收数据

// 时序类型定义示例 typedef enum { SINGLE_CMD, REG_WRITE, REG_READ, QUAD_PAGE_PROG, QUAD_OUTPUT_READ } cmd_category_t;

这种分类法的优势在于：

1. 减少代码冗余，相同时序逻辑不复写
2. 提升可维护性，修改只需调整对应类别
3. 增强扩展性，新增指令无需改动架构

2. 核心状态机设计

2.1 仲裁机制

顶层模块采用优先级编码器+状态仲裁的双层控制结构。当多个请求同时到达时，系统按预设优先级（如擦除>写入>读取）响应，并通过仲裁逻辑切换底层硬件接口：

always_comb begin case(arbit_state) IDLE: if(erase_req) next_state = ERASE; else if(wr_req) next_state = WRITE; ... ERASE: if(!busy) next_state = IDLE; ... endcase end

2.2 通道复用策略

针对FPGA的IOBUF限制，我们设计动态链路切换机制。每个子模块输出OBUF控制信号和链路使能信号，由仲裁器决定当前激活的通道：

注意：同一时刻只能有一个子模块驱动OBUF，否则会导致综合错误

3. 关键实现细节

3.1 四线模式下的时序对齐

在Quad模式下，数据在SCK的上升/下降沿分别采样。我们的实现采用相位补偿技术确保数据稳定：

always @(negedge clk) begin // 下降沿准备数据 io_out <= next_data; end always @(posedge clk) begin // 上升沿采样输入 data_in <= io_in; end

3.2 页编程优化

针对S25FL的256字节页缓存特性，设计流水线写入架构：

1. 状态机控制地址阶段
2. 数据阶段自动触发FIFO读取
3. 带宽利用率提升至95%

┌─────────┐ ┌─────────┐ ┌─────────┐ │ 地址发送 │───>│ 数据写入 │───>│ 忙等检测 │ └─────────┘ └─────────┘ └─────────┘

4. 异常处理机制

4.1 写操作状态机

可靠的写入流程必须包含WEL（写使能）和WIP（忙）状态检测：

1. 发送WREN指令
2. 循环读取SR1直到WEL=1（典型等待800μs）
3. 执行写入/擦除操作
4. 检测WIP=0才退出

// WIP检测状态机片段 always @(posedge clk) begin case(state) CHECK_WEL: if(sr1[1]) next_state = DO_WRITE; else delay_cnt <= delay_cnt + 1; DO_WRITE: if(!busy) next_state = CHECK_WIP; CHECK_WIP: if(!sr1[0]) next_state = IDLE; endcase end

4.2 寄存器写入超时

测试发现CR1某些位从1到0的跳变需要383ms，为此加入超时保护：

timeout_counter <= (state == WR_REG) ? timeout_counter + 1 : 0; assert(timeout_counter < 38_300_000); // 100MHz时钟

5. 性能优化实践

5.1 时钟域交叉处理

为解决读写模块时钟差异，采用双缓冲技术：

• 写时钟域：50MHz（满足SPI时序）
• 读时钟域：100MHz（匹配FPGA逻辑）
• 异步FIFO深度128字节

async_fifo #( .WIDTH(8), .DEPTH(128) ) data_fifo ( .wr_clk(clk_50M), .rd_clk(clk_100M), ... );

5.2 实测性能对比

在Xilinx Artix-7平台上的实测显示，四线读取速率可达53MHz（理论极限66MHz），页编程吞吐量提升显著。