FPGA纯逻辑HDMI显示核心：从时序到TMDS编码的工程实践-洪萨配资

1. 项目概述：一个开源的FPGA HDMI显示项目

最近在折腾FPGA，想找个能直接跑起来的HDMI显示项目来学习，发现GitHub上有个叫“WangXuan95/FPGA-HDMI”的仓库挺火的。这个项目本质上是一个用Verilog HDL写的、从零开始实现的HDMI视频信号生成器，它不依赖任何现成的IP核，完全用纯逻辑在FPGA上驱动HDMI显示器。对于想深入理解数字视频时序、TMDS编码以及FPGA并行处理能力的朋友来说，这绝对是个宝藏。

简单来说，这个项目能让你手头的一块FPGA开发板（比如常见的Xilinx Artix-7系列或Intel Cyclone IV系列）变成一个简易的“视频信号源”。你不需要连接复杂的SOC或者软核处理器，只需要烧录这个项目的代码，FPGA就能通过HDMI接口输出预设的测试图案（如彩条、渐变、移动方块等）或者你自定义的图像到显示器上。它解决的核心问题，就是让你绕过商业IP的黑盒子，亲手用代码“画出”屏幕上每一个像素的时序和颜色，这对于掌握高速数字接口和流媒体处理的基本功至关重要。

无论你是FPGA的初学者，想通过一个看得见摸得着的项目来巩固Verilog语法和状态机设计；还是有一定经验的开发者，希望为自己的图像处理算法找一个实时显示的输出通道，这个项目都提供了一个极佳的学习和开发底板。接下来，我就结合自己实际在Basys3开发板（Artix-7 XC7A35T）上复现这个项目的全过程，拆解其中的核心思路、关键代码和那些容易踩坑的细节。

2. 核心架构与设计思路拆解

2.1 为什么选择纯逻辑实现而非IP核？

市面上大多数FPGA开发板的例程，在涉及HDMI时，通常会引导用户使用Vivado或Quartus里的HDMI TX IP核。这些IP核确实稳定、高效，但同时也像一个封装好的魔法盒：你只需要配置分辨率、时钟，它就能工作，但内部如何将像素数据转换成差分信号，你一无所知。WangXuan95/FPGA-HDMI项目的首要价值就在于“打开这个黑盒”。

它的设计思路非常清晰：完全遵循HDMI 1.4a规范，用可综合的Verilog代码，一步步实现从像素时钟生成、视频时序控制（VTC）、到TMDS编码与并串转换（OSERDES）的完整流水线。这样做有几个显著好处：

极致的学习价值：你能清晰地看到一帧图像是如何从内存中的像素数组，按照行、场同步时序，被编码成高速串行数据流送出去的。这是理解任何视频接口（如VGA、DP）的通用方法论。
无授权与平台依赖：代码是纯RTL的，不绑定任何特定厂商的IP许可证。你可以在Xilinx、Intel、甚至国产FPGA上移植（需调整原语和时钟管理单元），灵活性极高。
轻量与可控：相比于动辄消耗大量DSP和BRAM资源的完整IP核，这个项目的逻辑资源占用非常少，可以把宝贵的资源留给你的核心图像处理算法。

项目的顶层模块通常命名为hdmi_top，它清晰地划分了以下几个关键子系统，构成了一个典型的视频流水线：

像素数据源 (Pattern Generator) | v 视频时序控制器 (Video Timing Controller) | v TMDS编码器 (TMDS Encoder) x3 (对应R, G, B三个通道) | v 并串转换器 (Serializer / OSERDESE2) | v 差分输出驱动 (OBUFDS) | v HDMI 连接器

2.2 时钟体系：像素时钟与TMDS时钟的倍频关系

这是整个项目的第一个难点，也是硬件设计的基石。HDMI规范中，数据是通过TMDS（最小化传输差分信号）通道串行传输的。每个像素的8位颜色数据（以R通道为例），经过TMDS编码后，会变成10位的数据。这10位数据需要在**像素时钟（Pixel Clock）**的10倍速率下，一位一位地串行发送出去。

因此，我们需要两个核心时钟：

像素时钟（clk_pixel）：决定图像的分辨率和刷新率。例如，标准的1920x1080@60Hz分辨率，其像素时钟约为148.5 MHz。
TMDS串行时钟（clk_pixel_x5）：必须是像素时钟的5倍。因为并串转换是将10位并行数据，在1个像素时钟周期内，用10个更快的时钟沿发送出去。但通常FPGA的并串转换模块（如OSERDESE2）是2:1或7:1结构，所以常用5倍时钟，在硬件上通过双沿采样（DDR）来实现10倍的数据吞吐。所以，clk_pixel_x5 = clk_pixel * 5。

在项目中，这部分通常由FPGA的时钟管理单元（MMCM/PLL）产生。你需要根据目标分辨率，计算准确的像素时钟，然后配置PLL生成该时钟及其5倍频时钟。

注意：clk_pixel_x5的稳定性要求极高，任何抖动都可能引起接收端（显示器）的同步失败，导致黑屏或闪屏。务必在约束文件中为这个时钟提供严格的时序约束。

2.3 视频时序控制器（VTC）：屏幕的“指挥家”

视频时序控制器是数字视频系统的“大脑”，它不关心像素是什么颜色，只负责在正确的时间点发出正确的同步信号。它的核心是三个计数器：水平计数器（h_cnt）和垂直计数器（v_cnt），以及由它们生成的同步信号。

以1920x1080p60为例：

水平时序：一行总共需要2200个像素时钟周期。其中，1920个周期是有效显示区域（Active Video），其余280个周期是水平消隐期（Horizontal Blanking），包含了同步脉冲（H Sync）、后沿（Back Porch）和前缘（Front Porch）。
垂直时序：一帧总共需要1125行。其中，1080行是有效显示行，其余45行是垂直消隐期（Vertical Blanking）。

VTC模块的工作就是循环计数。当h_cnt和v_cnt都处于有效显示区域时，它会产生一个de（数据使能）信号拉高，告诉后面的模块：“现在可以输出有效的像素数据了”。同时，它根据计数器的值，生成标准的hsync（行同步）和vsync（场同步）信号。

// 简化的VTC核心逻辑示例 always @(posedge clk_pixel) begin if (h_cnt == H_TOTAL - 1) begin h_cnt <= 0; if (v_cnt == V_TOTAL - 1) begin v_cnt <= 0; end else begin v_cnt <= v_cnt + 1; end end else begin h_cnt <= h_cnt + 1; end end assign de = (h_cnt >= H_ACTIVE_START && h_cnt < H_ACTIVE_END) && (v_cnt >= V_ACTIVE_START && v_cnt < V_ACTIVE_END); assign hsync = (h_cnt >= H_SYNC_START && h_cnt < H_SYNC_END); assign vsync = (v_cnt >= V_SYNC_START && v_cnt < V_SYNC_END);

实操心得：不同分辨率（如720p、1080p）的时序参数（H_TOTAL, V_TOTAL, 同步脉冲宽度等）是固定的，可以在VESA或CEA的标准文档中找到。项目中通常用一个video_timing.v的参数化模块来实现，通过顶层参数选择分辨率，非常方便。

3. 核心模块深度解析与TMDS编码奥秘

3.1 TMDS编码算法：从8位到10位的“扩频”

TMDS编码是HDMI和DVI的核心技术，它主要有三个目的：1) 将8位数据转为10位，实现直流平衡（DC Balance），即传输的0和1数量大致相等，避免信号基线漂移；2) 减少电磁干扰（EMI）；3) 提供足够的跳变边沿，便于接收端时钟恢复。

编码过程分为两个主要阶段，项目中的tmds_encoder模块完美实现了它：

第一阶段：异或编码或异或非编码
- 对输入的8位像素数据（D[0:7]），从前到后依次进行异或（XOR）或异或非（XNOR）操作。选择哪种操作，取决于哪种能使当前转换后的9位数据（包含1位标志位）的“不均衡度”更小。不均衡度指数据中1的个数减去0的个数。
- 这一步会产生一个9位的数据（q_m[0:8]），其中q_m[8]是标志位，为0表示使用了XOR，为1表示使用了XNOR。
第二阶段：直流平衡控制
- 根据当前“直流平衡偏差计数器”（cnt）的值和q_m[8]的标志位，决定对前8位数据（q_m[0:7]）进行原样输出还是取反输出。
- 同时，根据输出的数据中1和0的数量，更新偏差计数器cnt。算法的目标就是让cnt在0附近波动，实现长期直流平衡。
- 最终输出10位的TMDS码（q_out[0:9]）。

这个算法用硬件描述语言实现，是一系列精巧的条件判断和位操作。理解它的最好方式不是死记硬背，而是用Verilog写一个testbench，给编码器输入一系列数据（比如全0、全1、递增数列），观察输出码型的变化规律，以及cnt计数器的调节过程。

3.2 并串转换与差分输出：速度的飞跃

经过TMDS编码后，每个颜色通道得到的是10位、像素时钟速率的数据。但HDMI线缆上传输的是差分串行信号，速率高达像素时钟的10倍（对于1080p60，单通道串行比特率约为1.485 Gbps）。这个从低速并行到高速串行的转换，是FPGA高速接口设计的关键，通常由专用硬件单元完成。

在Xilinx 7系列FPGA中，这个任务由OSERDESE2原语承担。它是一个专用的并串转换器，支持多种宽度比。在这个项目中，通常配置为5:1 DDR模式。

为什么是5:1？因为我们需要将10位数据串行化。OSERDESE2可以配置为最多8:1。我们可以用两个OSERDESE2主从级联来实现10:1，但更常见的巧妙做法是：使用5:1模式，但利用双沿触发（DDR）。即，在5倍像素时钟的上升沿和下降沿各发送1位数据。这样，一个时钟周期就能发送2位，5个周期正好发送10位。
具体连接：tmds_encoder输出的10位数据q_out[0:9]，会被拆分成两组5位数据，分别送入OSERDESE2的D1到D5和D6到D10输入端口（具体端口名需查手册）。在clk_pixel_x5和它的反相时钟clk_pixel_x5_n驱动下，数据被交替输出到高速串行位OQ上。

最后，串行比特流通过OBUFDS原语转换成一对互补的差分信号（P和N），连接到FPGA的HP（高性能）Bank的HDMI TX差分引脚上。

重要提示：OSERDESE2和OBUFDS的实例化，以及时钟引脚、差分引脚的位置约束，严重依赖于具体的FPGA型号和开发板原理图。这是移植项目时最容易出错的地方。必须仔细核对官方手册和原理图。

4. 完整实操流程：从克隆到点亮屏幕

4.1 环境准备与项目获取

假设你使用的是Windows系统，并已安装好Vivado（针对Xilinx FPGA）。

安装Git：用于克隆仓库。

克隆项目：打开Git Bash或命令行，执行：

git clone https://github.com/WangXuan95/FPGA-HDMI.git cd FPGA-HDMI

了解目录结构：
- src/：存放所有Verilog源代码，是核心。
- src/video_timing.v：不同分辨率的时序参数。
- src/tmds_encoder.v：TMDS编码器。
- src/serializer_10to1.v：包含OSERDESE2的并串转换顶层模块。
- src/hdmi_top.v：项目顶层文件，例化所有子模块。
- constraints/：存放不同开发板的XDC约束文件。
- demo/：可能有一些示例工程或测试模式生成器。
- README.md：非常重要！通常包含了支持列表、引脚分配和构建说明。

4.2 创建Vivado工程与代码集成

不建议直接打开可能存在的旧版工程文件。为了最大兼容性和理解过程，我推荐手动创建工程：

新建RTL项目：打开Vivado，创建新项目，选择RTL Project。
添加源文件：在添加源文件步骤，将src/目录下所有.v文件添加进来。注意检查是否有平台相关的原语文件（如serializer_10to1_xilinx.v），确保添加正确。
选择目标设备：根据你的开发板选择正确的FPGA型号（如Basys3是 xc7a35ticsg324-1L）。
添加约束文件：在约束步骤，添加对应的XDC文件。例如，对于Basys3，添加constraints/Basys3.xdc。务必打开这个文件检查，确认其中的引脚名称（如hdmi_tx_n[0]）和位置（如G19）与你的顶层模块端口名和原理图完全一致。如果不一致，需要修改顶层模块的端口名或修改约束文件。

4.3 关键配置与修改点

选择分辨率：打开hdmi_top.v，通常在文件开头有参数定义，如parameter RESOLUTION = "1080p"。你可以根据显示器支持和FPGA性能，修改为"720p"或"1080p"。修改分辨率意味着像素时钟改变，你需要同步检查或修改PLL/MMCM的配置。
检查时钟生成：在hdmi_top中，会实例化一个时钟管理模块（如clk_wiz_0）。你需要确保其输出时钟clk_pixel和clk_pixel_x5的频率与你选择的分辨率匹配。对于1080p60，分别是148.5MHz和742.5MHz。742.5MHz是一个非常高的频率，并非所有FPGA的Bank都能稳定支持。Basys3的HDMI接口位于HP Bank，理论上可以，但如果遇到问题，可以尝试降低刷新率（如1080p30），频率减半。
测试图案生成器：项目顶层通常会连接一个pattern_generator，它根据当前像素坐标(h_cnt, v_cnt)生成RGB颜色。默认可能是彩条。你可以修改这个模块来显示任何你想要的静态或动态图像。例如，一个简单的渐变：
```
// 在pattern_generator模块内 assign rgb_r = h_cnt[7:0]; // 水平方向红色渐变 assign rgb_g = v_cnt[7:0]; // 垂直方向绿色渐变 assign rgb_b = 8'hFF; // 蓝色满
```

4.4 综合、实现与下载

运行综合：点击综合。如果没有语法和连接错误，综合会成功。
运行实现：点击实现。这一步会进行布局布线。这是最容易报错的阶段，常见的错误包括：
- 时钟约束失败：特别是clk_pixel_x5的约束。你需要在XDC中明确创建这个时钟的约束。
```
create_generated_clock -name clk_pixel_x5 -source [get_pins clk_wiz_0/inst/clk_out1] -multiply_by 5 [get_pins clk_wiz_0/inst/clk_out2]
```
- I/O 布局错误：差分引脚必须分配到支持差分标准的Bank（通常是HP Bank），并且P和N要配对正确。仔细核对约束文件。
- 时序不满足：高时钟频率下可能发生。可以尝试放宽约束、使用“Performance_Explore”实现策略，或降低目标分辨率/刷新率。
生成比特流：实现成功后，生成比特流文件（.bit）。
硬件连接与下载：用HDMI线连接开发板与显示器（务必先连接好再上电或下载，热插拔有风险）。给开发板上电，通过Vivado Hardware Manager将比特流下载到FPGA中。

如果一切顺利，你的显示器应该被点亮，并显示出预设的测试图案。

5. 常见问题排查与调试技巧实录

即使严格按照步骤操作，第一次成功点亮HDMI的概率也可能只有一半。下面是我在多次实践中总结的“黑屏排查清单”：

5.1 显示器无反应（显示“无信号”）

这是最常见的问题，说明FPGA没有输出有效的TMDS信号或EDID信息（虽然本项目通常不处理EDID，但显示器需要检测到有效的同步信号）。

检查电源和连接：确保FPGA开发板供电充足，HDMI线缆连接牢固。尝试更换线缆或显示器接口。
验证时钟：这是重中之重。使用Vivado的ILA（集成逻辑分析仪）抓取clk_pixel和clk_pixel_x5信号。
- 首先抓clk_pixel：确认其频率是否正确，并且是否在持续运行（没有卡住）。同时抓取hsync,vsync,de信号，观察它们的波形是否符合你设定的分辨率时序。一个简单的判断：de信号应该在每行、每帧的有效显示区域周期性拉高。
- 然后抓clk_pixel_x5：这个时钟频率太高，直接抓可能困难。但可以抓取OSERDESE2模块的输入数据（10位并行数据）和输出使能，看数据是否在clk_pixel的每个周期都正常变化。
检查约束与引脚：再次确认XDC约束文件中的引脚编号与开发板原理图100%一致。一个错误的引脚分配会导致信号根本送不到连接器上。特别是差分对，要成对出现且电平标准正确（通常是TMDS_33，但需查手册）。
降低难度：将分辨率从1080p降到720p。时钟频率大幅降低（74.25MHz -> 742.5MHz），布线难度和时序压力都小很多，更容易成功。先确保720p能工作，再挑战1080p。

5.2 显示画面异常（花屏、抖动、颜色错误）

这说明信号已经建立同步，但数据流有问题。

花屏/雪花：极有可能是clk_pixel_x5的时序不满足，导致并串转换出错，串行数据位错乱。检查该时钟的时序报告，看是否有建立/保持时间违规。尝试加强约束、更换实现策略。
画面抖动或撕裂：可能是clk_pixel不稳定或存在较大抖动。确保输入给PLL的参考时钟是干净的（如使用开发板上的晶振）。检查PLL的锁定信号locked是否一直为高。
颜色错误（如全红、全绿）：
- 检查TMDS编码器的三个通道（R, G, B）输入数据是否正确。用ILA抓取pattern_generator输出到tmds_encoder输入之间的RGB数据。
- 检查三个通道的并串转换模块是否都被正确例化和连接。有时可能某个通道的OSERDESE2原语配置有误。
- 如果某个颜色通道完全缺失，检查该通道的差分线是否在PCB上断路（可能性较小）。

5.3 资源与功耗问题

布局布线失败：提示资源不足。本项目逻辑资源占用很少，但可能会消耗一些PLL和高速串行器（OSERDESE2）资源。确保你的FPGA型号有足够的时钟管理单元（CMT）和位于HP Bank的可用差分引脚对。
功耗过高：高速串行接口功耗较大。如果感觉芯片发热明显，可以尝试：
- 降低刷新率（如从60Hz降到30Hz）。
- 在不需要调试时，降低显示亮度（即减少RGB数据值）。
- 确保未使用的Bank的I/O电源被正确配置或关闭。

5.4 进阶调试：使用HDMI分析仪

如果有条件，使用廉价的HDMI协议分析仪（或带HDMI输入的FPGA/USB抓取设备）是终极调试手段。你可以直接捕获FPGA发出的TMDS数据包，解码出原始的时序参数和像素数据，与你的设计预期进行比对，能精准定位是时序问题还是数据问题。

6. 项目扩展与自定义图像显示

成功显示测试图案只是第一步。这个项目的真正威力在于作为一个显示“引擎”，你可以替换掉pattern_generator，接入任何你想要的图像源。

6.1 接入静态图像（ROM存储）

准备图像：用Python或MATLAB将图片转换为RGB888格式的二进制文件，尺寸需匹配显示分辨率。
生成ROM初始化文件：在Vivado中，将二进制文件转换为.coe格式，用于初始化一个Block Memory Generator IP核。
设计ROM读取逻辑：创建一个新的图像源模块，根据当前像素坐标(h_cnt, v_cnt)，计算出对应像素在ROM中的地址，并读出RGB数据。注意处理消隐区，当地址超出图像大小时，输出黑色或默认色。
替换源模块：在顶层，用这个ROM读取模块替换掉原来的彩条生成器。

6.2 接入动态视频流（如摄像头输入）

这需要另一个数据源（如OV5640摄像头模块）提供像素数据、行场同步信号和数据使能信号。

时钟域同步：摄像头的像素时钟cam_pclk和 HDMI的clk_pixel通常是不同频率、不同相位的异步时钟。你需要使用一个异步FIFO来跨时钟域传输图像数据。
帧缓冲：为了避免撕裂，通常需要至少一帧的缓冲（如使用DDR3内存或大的BRAM）。摄像头数据写入缓冲的一端，HDMI时序控制器从缓冲的另一端读取。这涉及到复杂的存储控制器设计。
时序对齐：确保摄像头输出的vsync和hsync与你的VTC模块期望的时序相匹配。如果不匹配，可能需要一个“视频时序转换”模块进行调节。

6.3 实现简单的图形绘制（如画线、画圆）

你可以在FPGA内部实现一个简单的2D图形引擎。这需要设计：

帧缓冲（Framebuffer）：一块双端口RAM，一个端口用于绘制（写），一个端口用于显示（读）。
绘制流水线：根据绘制命令（如“在(x,y)画红色点”），计算像素地址并写入帧缓冲。对于画线、画圆等，需要实现Bresenham等算法。
命令接口：可以通过UART、SPI等从外部MCU接收绘制命令，也可以由FPGA内部的逻辑自动生成。

这个扩展方向将项目从一个简单的显示驱动，升级为一个完整的嵌入式图形系统，挑战性和成就感都大大增加。

7. 移植到其他FPGA平台的注意事项

该项目原始版本主要针对Xilinx 7系列。移植到其他平台（如Intel Cyclone IV/V）的核心工作是替换平台相关的原语和时钟管理单元。

时钟管理：将Xilinx的MMCM/PLL IP核，替换为Intel的ALTPLL IP核。重新计算并配置输出时钟频率。
并串转换：将Xilinx的OSERDESE2替换为Intel的ALTDDIO_OUT结合高速串行器。在Intel器件中，通常使用LVDS串行器（如Cyclone IV的LVDS_TX）来实现。具体配置方式需查阅对应器件手册的“High-Speed I/O Interface”章节。
差分输出：将Xilinx的OBUFDS替换为Intel的LVDS_OBUF或直接在分配引脚时选择LVDS电平标准。
约束文件：将Xilinx的XDC约束语法，转换为Intel的QSF/Tcl约束语法。重点是引脚分配、电平标准和时钟约束。
测试：从最低分辨率、最低刷新率开始测试，逐步提高，确保时序收敛。

整个移植过程是对你硬件描述语言抽象能力和FPGA平台差异理解的一次深度考验。成功移植后，你会对“可综合的RTL设计”有更深刻的认识——那些真正核心的算法（如VTC、TMDS编码）是平台无关的，而底层硬件原语才是绑定平台的。