一、IP Flow Targe
1.generate RTL IP for use in Block Desgin
生成RTL IP，然后在vivado block design上使用
二、Kernel Flow Target
IP需要和host(CPU或者MCU相连)
1.三种模式
sequential Mode----ap_ctrl_hs
也就是ap_start开始，ap_done结束
pipeline Mode------ap_ctrl_chain
多个hls ip是可以流水线执行的
Free-Running Mode--ap_ctrl_none
2.三种接口
s_axilite
m_axi
axis
三、函数加速
1.function是否可以做task-level还是data-level的并行化
2.IO bottleneck
3.IO,Computation,data move or sychronization同步
四、加速架构
上图将，将PC的func2放在FPGA上执行。
五、TestBench
1.test converage测试覆盖率要全
2.checking corrections
3.returen zero，非zero认为仿真失败
