【Armv8-A】复位-洪萨配资

Armv8-A架构支持两种复位模式：

Cold Reset（冷复位）：复位处理器执行所依赖的所有逻辑
Warm Reset（热复位）：复位处理器执行所依赖的部分逻辑

所有在热复位（Warm reset）中会被复位的逻辑，在冷复位（Cold reset）中也同样会被复位

RMR_ELx寄存器（复位管理寄存器）：

RMR_ELx.RR位：写1去请求一个Warm Reset
RMR_ELx.AA64位：当EL1处于AArch32状态，且发生Warm Rest时，PE跳转到哪个执行状态
- 0b0：跳转到AArch32
- 0b1：跳转到AArch64

这些复位（指冷复位和热复位）的触发机制（除RMR_ELx.RR之外）由具体实现定义。以下方面也由具体实现定义：

是否能够独立触发外部调试复位与冷复位
除使用RMR_ELx.RR之外，是否能够触发热复位（而不是触发冷复位）

重点：发生复位（Cold/Warm）时，处理器（PE）会进入已实现的最高异常等级

如果PE的最高可进入的异常等级能使用任一执行状态（AArch64或AArch32），则：

该PE必须包含一个复位管理寄存器（RMR）。如果仅有一个RMR。则该RMR是与最高异常级别相关联的那个RMR
发生冷复位时，进入的执行状态由配置输入信号决定
发生热复位时，进入的执行状态由RMR_ELx.AA64位决定

如果PE的最高可进入的异常等级被配置为使用AArch64状态，则在复位时：

PE会进入以实现的最高异常等级，因此使用的SP也是对应最高异常等级的SP_ELx寄存器
从最高实现异常级别关联的复位向量基地址寄存器（RVBAR_EL1、RVBAR_EL2或RVBAR_EL3）中保存的地址的物理地址开始重新执行

在复位之后的第一时刻，处理器（PE）的大部分状态是未知的。然而，部分处理器状态是有定义的。如果处理器通过冷复位或热复位进入AArch64状态，则有定义的处理器状态如下：

每个PSTATE.{D, A, I, F}中断掩码位都被设置为1
软件步进控制位PSTATE.SS被设置为0
IL进程状态位PSTATE.IL被设置为0
所有通用寄存器、SIMD和浮点寄存器的状态是未知的
每个异常等级的ELR（异常链接寄存器）和SPSR（保存的程序状态寄存器）是未知的
每个异常等级的栈指针寄存器的状态是未知的
处理器的全局互斥监视器和本地互斥监视器的状态是未知的
TLB（转址旁路缓存）和高速缓存处于实现定义的状态。这意味着在启用内存管理系统或允许对可缓存（Cacheable）的普通内存进行访问之前，可能需要使用实现定义的无效化序列来对TLB、高速缓存或两者进行无效化操作
在最高实现异常等级的SCTLR_ELx寄存器中：
- 每个{M, C, I}位都被设置为0
- EE位被设置为一个实现定义的值，通常由配置输入信号决定
如果实现了RMR（复位管理寄存器），则最高实现的异常等级的RMR_ELx.RR位被设置为0
计数器事件流的使能位被设置为0。这意味着以下位被设置为0：
- CNTKCTL_EL1.EVNTEN位
- 如果实现中包含EL2，则CNTHCTL_EL2.EVNTEN位也被设置为0
PMCR_EL0.E位被设置为0
OSDLR_EL1.DLK位被设置为0
MDCCINT_EL1.{TX, RX}的每一位都被设置为0
EDPRCR.CWRR被设置为0
EDPRSR.SR被设置为1
如果实现中包含EL3，则MDCR_EL3.{EPMAD, EDAD, SPME}的每一位都被设置为0
如果实现中包含EL2，则MDCR_EL2.HPMN被设置为PMCR_EL0.N的值
EDESR.OSUC被设置为0
如果未实现ARMv8.3-DoPD功能，则EDESR.SS被设置为EDECR.SS的值
如果实现了ARMv8.3-DoPD功能，则EDESR.RC被设置为CTIDEVCTL.RCE的值；否则，EDESR.RC被设置为EDECR.RCE的值
除非在本小节中明确定义，否则每个异常等级下的每个系统寄存器都处于架构定义的未知状态