手把手教你用EGO1 FPGA的XADC采集心电信号，并在VGA上画出波形（附完整Verilog代码）-洪萨配资

EGO1 FPGA心电信号采集与VGA波形显示实战指南

在生物医学工程和嵌入式系统开发领域，实时采集并可视化生理信号是一项基础而重要的技能。本文将带领读者使用EGO1 FPGA开发板，通过XADC模块采集心电信号，并在VGA显示器上实现波形动态显示。这个项目不仅适合作为高校电子类专业的课程设计，也可作为医疗设备原型开发的入门实践。

1. 硬件准备与系统架构

1.1 所需硬件组件

EGO1 FPGA开发板：基于Xilinx Artix-7系列FPGA，内置XADC模块
心电信号采集模块：推荐使用PulseSensor或AD8232模块
VGA显示器：支持640×480@60Hz分辨率
电阻分压电路：3个10kΩ电阻构成1/3分压网络
连接线材：杜邦线、VGA连接线等

1.2 系统整体架构

整个系统的工作流程可分为三个主要部分：

信号采集层：心电模块输出信号→电阻分压→XADC模拟输入
数据处理层：XADC数字输出→RAM缓冲→坐标映射处理
显示输出层：VGA时序控制→像素点渲染→波形显示

信号采集 → 模数转换 → 数据缓冲 → 显示控制 (XADC) (RAM) (VGA控制器)

2. XADC模块配置与心电信号采集

2.1 XADC基础配置

Xilinx的XADC（Xilinx Analog-to-Digital Converter）是FPGA内置的模数转换硬核，具有以下关键特性：

参数	规格
分辨率	12位
输入电压范围	0-1V（单端模式）
采样率	最高1MSPS
通道数量	最多17个模拟输入

在EGO1开发板上，我们需要使用VAUXP2/VAUXN2这对差分输入通道，配置为单端输入模式：

xadc_wiz_0 u_xadc ( .daddr_in({2'b0,CHANNEL_OUT}), // DRP地址总线 .den_in(EOC_OUT), // 转换结束使能 .dwe_in(1'b0), // 读写控制(只读) .dclk_in(clock), // 系统时钟 .vauxp2(ECG_SIGNAL), // 心电信号输入 .vauxn2(1'b0), // 单端模式下接地 // 其他信号连接... );

2.2 心电信号调理电路

由于XADC的输入范围限制（0-1V），而典型心电信号幅度可能超过此范围，需要设计分压电路：

心电模块输出 → 10kΩ → VAUXP2 ↓ 10kΩ → GND ↓ 10kΩ → GND

这个1/3分压网络确保信号幅度适配XADC输入要求，同时保持信号波形特征。

3. 数据缓冲与显示处理

3.1 RAM缓冲设计

为解决XADC高速采样与VGA显示速率不匹配的问题，采用双口RAM作为数据缓冲：

写入端口：200Hz采样时钟，深度640（匹配VGA水平分辨率）
读出端口：25MHz VGA像素时钟，实时读取显示数据

IP核配置关键参数：

ram_12x640d u_ram ( .clka(ram_clk), // 写入时钟(200Hz) .wea(1'b1), // 写使能 .addra(ram_addr_a), // 写入地址 .dina(ram_data_a), // 写入数据(XADC输出) .clkb(vga_clk), // 读取时钟(25MHz) .addrb(pixel_xpos), // 读取地址(对应屏幕X坐标) .doutb(ram_data_out)// 读取数据 );

3.2 坐标映射与波形显示

将12位ADC值（0-4095）映射到480行VGA显示区域：

// 数据缩放处理（实际项目建议使用移位代替除法） assign display_data = ram_data_out[11:4]; // 简单截取高8位 // VGA像素渲染 always @(posedge vga_clk) begin if(abs(480 - display_data - pixel_ypos) <= 2) pixel_data <= RED; // 波形线显示为红色 else pixel_data <= BLACK; // 背景为黑色 end

这种处理方式在屏幕上显示约3-4个完整的心电波形周期，便于观察。

4. 时钟管理与系统集成

4.1 多时钟域设计

系统涉及三个主要时钟域：

系统主时钟：EGO1板载100MHz时钟
VGA像素时钟：25MHz（通过PLL生成）
采样时钟：200Hz（用于控制XADC数据写入RAM）

时钟生成代码：

// PLL配置生成25MHz VGA时钟 ip_pll u_pll ( .clock(clock_100M), .reset(reset), .vga_clk(vga_clk_25M) ); // 200Hz分频器 always @(posedge clock_100M) begin if(cnt_200Hz == 28'd249999) begin // 100MHz/(200Hz*2) cnt_200Hz <= 0; ram_clk_200Hz <= ~ram_clk_200Hz; end else begin cnt_200Hz <= cnt_200Hz + 1; end end

4.2 完整系统集成

将所有模块整合到顶层设计中：

module ECG_VGA_TOP( input wire clk_100M, // 系统时钟 input wire reset_n, // 复位信号 input wire ecg_in, // 心电信号输入 output wire vga_hs, // VGA行同步 output wire vga_vs, // VGA场同步 output [11:0] vga_rgb // VGA颜色输出 ); // 实例化各子模块 xadc_wiz_0 u_xadc(...); ram_12x640d u_ram(...); vga_controller u_vga(...); // 其他模块连接... endmodule

5. 调试技巧与常见问题

5.1 信号完整性检查

在硬件连接阶段，建议按以下顺序验证：

分压电路测试：用示波器确认心电信号幅度在0-1V范围内
XADC数据验证：通过ILA核抓取XADC原始输出数据
RAM数据检查：确认写入和读取地址的正确对应关系

5.2 典型问题解决方案

问题现象	可能原因	解决方案
屏幕无显示	VGA时序不正确	检查PLL配置和同步信号极性
波形显示为直线	采样率过高	调整RAM写入时钟分频比
波形幅度异常	坐标映射错误	检查数据缩放算法
显示闪烁或断裂	时钟域交叉问题	添加适当的同步寄存器