基于UCIe与3DIC Compiler的高效多芯片设计与IP集成
随着高性能计算、人工智能、汽车电子和移动终端等应用对计算能力与功耗效率要求的不断提升，芯片设计正加速从传统的单片式SoC向多芯片（multi-die）架构演进。通过2.5D/3D先进封装技术，设计者可以将多个异构或同质芯片（又称小芯片）集成在同一个封装内，从而实现更高的I/O密度、更低的信号传输延迟以及更优的系统功耗表现。然而，多芯片设计也给电子设计自动化（EDA）工具和IP集成流程带来了全新的挑战。Synopsys公司推出的UCIe IP与3DIC Compiler平台，通过预验证的参考设计流程，为多芯片系统的实现、签核提供了系统级解决方案。
多芯片设计的驱动力：分解与聚合
当前，多芯片技术正从特定领域走向广泛部署。推动这一转变的两大核心趋势分别是分解和聚合。
分解是指将大型单片SoC拆分为多个较小的芯片（小芯片）。这主要是由半导体制造的光罩尺寸限制所驱动，同时也带来了良率提升、设计复用灵活等优势。
聚合则是将原本在印刷电路板（PCB）上通过走线互连的多颗分立IC，集成到同一个封装内部。相比于PCB级的芯片间通信，封装内的互连功耗显著降低，吞吐量大幅提高。
为了支持上述设计模式，代工厂推出了多种先进封装方案，例如嵌入式多芯片互连桥接（EMIB）、晶圆上芯片基板上（CoWoS）以及扇出型芯片基板等。这些技术均采用通用小芯片互连标准（UCIe）作为芯片间互连的物理层和协议基础。
传统工具面临瓶颈，系统级设计势在必行
在单片SoC设计中，传统的2D布局布线、时序分析、功耗分析和签核工具已经非常成熟。但如果将每个芯片视为独立个体分别设计，再通过中介层或基板拼接，就会遇到根本性问题：跨芯片的信号延迟计算、时序收敛、信号完整性分析必须在完整的封装系统层面进行，而无法孤立地处理单个芯片。换句话说，每个芯片的布局布线都应该在封装背景下完成，才能获得最优结果。
