1. 项目概述：深入解析WCT1011B无线充电发射控制器
在嵌入式电源管理领域，尤其是无线充电系统设计中，如何实现高效、精准、安全的能量传输，一直是工程师面临的核心挑战。传统的分立式方案往往需要复杂的模拟前端、独立的MCU以及大量的外围电路，不仅增加了系统成本和PCB面积，更在控制精度、响应速度和系统可靠性上存在瓶颈。NXP的WCT1011B正是为破解这一难题而生的高度集成解决方案。它不仅仅是一个无线充电控制器，更是一个集成了数字信号处理器（DSP）核心、高性能模拟前端和丰富数字外设的片上系统（SoC），专为符合WPC Qi标准的扩展功率剖面（Extended Power Profile）发射器而优化。
这款芯片的核心价值在于其“软硬结合”的设计哲学。硬件上，它提供了两个独立的12位ADC、一个增强型FlexPWM模块、三个高速模拟比较器以及一个12位DAC，为精确的模拟信号采集和功率控制奠定了物理基础。软件上，其内置的56800E DSP内核和灵活的交叉开关（Crossbar）模块，赋予了系统无与伦比的实时性和可配置性。你可以通过软件编程，自由地将ADC的采样触发信号与PWM的特定开关事件同步，或者将比较器的输出直接作为PWM的故障保护输入，从而实现硬件级的快速响应闭环控制，这对于处理无线充电中动态变化的负载和通信包至关重要。
我过去在开发大功率无线充电桩时，深刻体会到模拟采样与功率开关时序同步的重要性。毫秒级的延迟都可能导致效率下降或通信错误。WCT1011B通过其Crossbar模块，几乎消除了这种软件延迟，让ADC在PWM开关事件的精确时刻进行采样，为计算实时功率、执行异物检测（FOD）和闭环电压/电流调节提供了“零延迟”的原始数据。接下来，我将结合官方数据手册和实际工程经验，为你拆解这颗芯片在ADC、PWM及系统设计上的关键细节与实战技巧。
2. 核心模块深度剖析：ADC、PWM与Crossbar的协同设计
2.1 12位模数转换器（ADC）的实战配置与精度保障
WCT1011B集成了两个独立的12位ADC模块（ADCA和ADCB），每个支持8个外部输入通道。其标称性能参数，如12位分辨率、最高10MHz的ADC内核时钟、59dB的信噪比（SNR）和9.5位的有效位数（ENOB），在数据手册中已有明确记载。但在实际应用中，如何让ADC达到甚至超越这些标称性能，才是设计成败的关键。
首先，必须理解ADC的等效输入电路模型。数据手册中的图28（等效电路）是正确设计输入前端的基础。每个ADC输入引脚内部并非一个理想的高阻端口，而是包含了一个约125欧姆的ESD保护电阻、一个等效为100欧姆的通道多路复用器电阻，以及关键的采样开关和采样电容。采样电容C1的值会根据你选择的增益（x1, x2, x4）而变化，分别为1.4pF、2.8pF和5.6pF。这直接影响了输入阻抗和所需的采样时间。
输入阻抗的计算公式为：Zin = (2 × k) / (fADC_CLK × Cgain) + 100Ω + 125Ω。其中，k值对于第一次采样是1，对于后续连续采样是6。假设我们设置ADC时钟为最高的10MHz，使用x1增益（Cgain=1.4pF），进行连续采样，那么输入阻抗约为：(2*6)/(10e6*1.4e-12) + 225 ≈ 857kΩ + 225Ω。这个阻抗看似很高，但请注意，它仅在采样开关闭合的极短时间内有效。在非采样期间，输入通过一个8pF的阻尼电容连接到地。这意味着，你的外部信号源必须有能力在极短的采样时间内（tADS，典型值为1个ADC时钟周期，即100ns）为这个采样电容充电到稳定值。
关键经验：ADC前端RC滤波器的设计数据手册8.2节建议“每个ADC输入应有一个不小于33pF和10Ω的RC滤波器”。这个建议至关重要，但原因可能未被充分解释。这个RC网络的核心作用有三个：
- 限流与保护：10Ω电阻限制了从外部注入ADC引脚的瞬时电流，保护内部脆弱的CMOS开关。
- 抗混叠滤波：与33pF电容构成低通滤波器，滤除高于奈奎斯特频率（采样频率的一半）的噪声，防止混叠。
- 提供电荷源：在采样瞬间，外部电容（33pF）作为电荷“水库”，能快速为内部的小采样电容（1.4-5.6pF）充电，减少因源阻抗导致的建立时间误差和采样误差。
在实际布局时，这个RC滤波器必须尽可能靠近ADC输入引脚放置。电容应选择COG/NP0这类温度稳定型陶瓷电容，电阻则选用精度1%的薄膜电阻。
关于参考电压的选择与布局，WCT1011B允许每个ADC独立选择内部VDDA/VSSA或外部引脚（VREFHx/VREFLx）作为参考。对于追求高精度和低噪声的场合，强烈建议使用外部基准源。即使你选择使用内部电源作为参考，也必须严格遵守数据手册的布局指南：为VDDA和VSSA使用独立的电源平面，并通过磁珠或小电感与数字电源VDD隔离。VREFH和VREFL引脚必须用至少一个0.1μF和一个10μF的电容并联去耦，并且这些电容的接地端必须直接连接到干净的模拟地平面（VSSA），回流路径尽可能短。
2.2 增强型FlexPWM模块：超越普通PWM的精准功率控制
WCT1011B的增强型FlexPWM（eFlexPWM）是其实现高效无线充电功率控制的核心引擎。与普通定时器产生的PWM不同，它专为电力电子和数字电源应用设计，提供了中心对齐、边沿对齐和非对称PWM模式，并支持互补输出对和可编程死区时间插入，非常适合驱动全桥或半桥功率级。
其最突出的特性是NanoEdge高分辨率PWM。在IP总线时钟为50-60MHz时，它能提供高达520皮秒（ps）的边沿放置分辨率。这意味着在100kHz的开关频率下，一个周期为10微秒，传统的16位PWM分辨率为10us/65536 ≈ 152皮秒，而NanoEdge技术通过分数延迟实现了比一个系统时钟周期更精细的控制。这对于需要极高精度相位控制或频率抖频（Frequency Dithering）以降低EMI的应用来说，是至关重要的特性。
另一个强大功能是输入捕获与硬件联动。子模块3（PWM3）的A、B、X通道均可配置为输入捕获模式，可以精确测量外部信号的脉冲宽度或周期。更重要的是，PWM模块可以通过内部的Crossbar，接收来自ADC、比较器或外部引脚的事件作为故障输入（FAULT0-3）、外部同步（EXT_SYNC）或外部时钟（EXT_CLK）。例如，你可以将比较器CMPA的输出通过Crossbar连接到PWM的FAULT1输入。一旦检测到过流（比较器翻转），PWM输出会在最快1纳秒内被硬件强制置为安全状态（高阻、高电平或低电平，可编程），完全无需CPU干预。这种硬件级的保护机制对于防止功率管炸机是无可替代的。
PWM与ADC的同步是实现高性能闭环控制的关键。WCT1011B的Crossbar允许你将PWM子模块的触发输出（OUT_TRIG0/1）直接连接到ADC的触发输入（ADCA_TRIGGER, ADCB_TRIGGER）。一个典型的应用是：设置PWM在开关管中点（对于中心对齐PWM）或关断瞬间（对于边沿对齐PWM）产生一个触发信号，这个信号通过Crossbar直接启动ADC转换，对桥臂中点电压或电感电流进行采样。这样采样的数据恰好代表了开关周期的关键状态，避免了软件延迟和异步采样带来的抖动，为数字控制环路（如PID）提供了稳定、同步的反馈信号。
2.3 交叉开关（Crossbar）模块：系统联动的“神经网络”
Crossbar模块是WCT1011B内部各功能模块互联互通的“高速公路网”。它本质上是一个可编程的数字信号路由矩阵，拥有22个输入源和30个输出目的地。工程师可以通过配置寄存器，将几乎任何内部数字事件（如PWM触发、定时器输出、比较器输出）路由到几乎任何需要该事件的目的地（如ADC触发、PWM故障输入、外部引脚）。
其配置逻辑相对直观但功能强大。例如，在数据手册的图10和关联表格中，我们可以看到：
- XBAR_IN9可以来自CMPA_OUT（比较器A输出）。
- XBAR_OUT21可以输出到PWM_FAULT0。 因此，通过配置相应的控制寄存器，我们可以建立一条路径：
CMPA_OUT -> XBAR_IN9 -> XBAR_OUT21 -> PWM_FAULT0。这样，比较器A的状态变化会直接作为PWM模块的故障0信号。
更复杂的联动示例：假设我们需要实现一个基于电流采样的逐周期限流保护。
- 信号流：电流采样电阻上的电压 -> ADC输入 -> ADC转换完成产生中断 -> 在中断服务程序中，软件读取ADC值并与设定限流值比较 -> 如果超限，软件控制一个GPIO置位。
- 优化后的硬件流（使用Crossbar）：电流采样电压 -> 比较器CMPB输入 -> CMPB_OUT -> 通过Crossbar（XBAR_IN10 -> XBAR_OUT22）直接连接到 -> PWM_FAULT1。 第二种方案完全由硬件在纳秒级时间内完成，实现了真正的“逐周期”保护，系统安全性得到质的提升。CPU只需在故障发生后进行故障记录和恢复处理，而不需要承担实时保护的苛刻任务。
配置Crossbar的注意事项：
- 避免冲突：确保同一个Crossbar输出目的地没有被多个输入源同时驱动。虽然有些模块可能有优先级逻辑，但最佳实践是明确的一对一或一对多（使用逻辑或）映射。
- 注意使能顺序：在软件初始化时，应先配置Crossbar的路由，再使能相关的外设模块（如PWM的故障输入使能）。否则，可能会在使能瞬间产生不可预料的触发信号。
- 利用SIM模块的保护：系统集成模块（SIM）中的
SIM_PROT寄存器可以对Crossbar控制寄存器进行写保护，防止跑飞的程序意外改变关键信号路径，这在功能安全要求高的系统中非常有用。
3. 无线充电系统关键环节的软硬件实现
3.1 功率级设计与PWM驱动配置
一个典型的Qi扩展功率剖面发射器采用全桥或半桥谐振拓扑。WCT1011B的eFlexPWM模块最多可输出6对互补PWM信号（PWMxA/PWMxB），足以驱动一个全桥并留有冗余。以驱动一个全桥为例，我们需要两个互补对：PWM0A/PWM0B驱动桥臂1，PWM1A/PWM1B驱动桥臂2。
死区时间（Dead Time）的精确计算与设置：死区时间是防止上下管直通的关键。WCT1011B允许为每个互补对独立设置死区时间。死区时间值写入一个16位寄存器（DTCNT0等），其实际时间T_dead = DTCNT * T_pwmclk，其中T_pwmclk是PWM模块的时钟周期。假设PWM模块时钟为60MHz，周期约为16.67ns。如果需要500ns的死区时间，则DTCNT = 500ns / 16.67ns ≈ 30（十六进制0x1E）。必须通过示波器实际测量驱动波形来验证死区时间，因为功率MOSFET的开启/关断延迟以及驱动芯片的传播延迟都会影响最终效果。
相位差控制实现调功：在频率固定的无线充电应用中，常通过调节全桥两个桥臂之间的相位差来改变传输到接收端的功率。使用WCT1011B，我们可以将两个PWM子模块（如SM0和SM1）设置为使用相同的时钟和计数器周期，但通过设置各自的VAL0寄存器（计数器初始值）来偏移其PWM输出的相位。例如，设置SM0.VAL0 = 0，SM1.VAL0 = period/4，则SM1的输出将滞后SM0四分之一个周期。通过软件动态调整SM1.VAL0的值，即可实现连续的相位调制。
故障保护电路的硬件连接：将电流采样比较器输出、直流母线过压检测比较器输出、以及温度传感器（通过ADC监控，超限后由GPIO模拟）等信号，通过Crossbar连接到PWM的四个故障输入（FAULT0-3）。在PWM模块中，可以为每个故障输入单独配置滤波时间（数字滤波）和故障恢复模式（手动清除或自动恢复）。这是系统可靠性的第一道防线。
3.2 数字解调与FSK调制：Qi通信的硬件加速
WPC Qi标准中，接收端（手机）通过改变其谐振负载来对发射线圈的电压进行幅度调制（ASK），从而向发射端发送数据包。发射端则通过频率调制（FSK）改变发射频率，向接收端发送数据。
ASK解调：WCT1011B集成了数字解调模块，它直接接收来自线圈电压或电流的采样信号（通常通过ADC）。该模块内部包含数字滤波器和解调逻辑，能够自动识别和解码负载调制产生的数据包，极大减轻了DSP内核的负担。工程师需要关注的是提供给该模块的输入信号质量，确保其幅度在ADC量程内且噪声足够小。
FSK调制：FSK调制同样由硬件模块实现。你需要配置FSK模块的基频和频偏，然后通过API或寄存器写入要发送的数据。硬件会自动生成相应的频率变化波形，并通过影响PWM的开关频率或相位来实现。这里的一个实操要点是频率切换时的平滑过渡。 abrupt的频率跳变会导致线圈电流不连续，产生噪声和额外的EMI。需要检查芯片是否支持相位连续的FSK，或在软件上实现频率的渐变。
通信时序与协议处理：虽然硬件处理了调制解调，但数据包的组帧、校验（CRC）、协议解析（如Qi标准中的控制错误包、功率控制包等）仍需由DSP内核完成。这意味着你需要规划好一个通信任务，其优先级应高于普通的功率控制循环，以确保及时响应接收端的请求。可以利用ADC或PWM周期中断来触发通信处理，或者使用DMA将解调后的数据自动搬运到内存缓冲区。
3.3 异物检测（FOD）策略与实现
异物检测是无线充电安全性的核心。WCT1011B支持基于Q因子检测和校准功率损耗的FOD框架。
Q因子检测法：通过测量发射线圈谐振回路的品质因数Q值来工作。当有金属异物进入磁场时，会因涡流效应导致Q值下降。实现上，可以通过ADC采样线圈的电压和电流，计算其幅值和相位关系，或者利用芯片内部可能提供的专用硬件辅助计算单元来估算Q值。这种方法响应快，但对线圈本身参数（如批次差异、温漂）敏感，需要初始校准。
校准功率损耗法（更常用）：这是Qi标准推荐的方法。原理是计算发射端输入功率与接收端声称的接收功率之差（即系统损耗），并与一个预设的阈值比较。如果实测损耗超过阈值，则认为存在异物。
- 输入功率计算：
P_in = V_in * I_in。V_in和I_in需要通过ADC实时采样直流母线电压和输入电流。采样必须与PWM开关同步，以获取准确的瞬时功率，再通过低通滤波或移动平均得到平均输入功率。 - 接收功率获取：接收端通过通信包（例如，接收端功率数据包）将其接收到的功率值发送给发射端。
- 损耗计算与判断：
P_loss = P_in - P_rx - P_known_loss。其中P_known_loss是系统在无负载或已知负载下校准出的固有损耗（如驱动电路损耗、线圈铜损）。这个计算需要在DSP中实时进行。
实现技巧：
- 动态校准：
P_known_loss不是固定值，它会随输入电压、环境温度变化。可以在每次充电开始前（无接收端时）或充电过程中定期（当接收端通信报告其功率为零或很小时）进行快速校准。 - 多阈值与滞回比较：设置多个功率等级的损耗阈值，并加入滞回区间，避免在阈值附近频繁触发误报。
- 结合Q值检测：可以将功率损耗法作为主判断，Q值突变作为辅助或快速预判断，提高检测的鲁棒性。
4. 系统电源、时钟与PCB布局的实战要点
4.1 多电源域管理与去耦设计
WCT1011B包含数字电源（VDD/VSS）、模拟电源（VDDA/VSSA）、核心电源（VCAP）以及参考电源（VREFHx/VREFLx）。良好的电源设计是保证ADC精度和系统稳定性的基石。
VCAP引脚的处理：这是为内部核心逻辑（DSP、数字逻辑）供电的1.8V/2.5V（具体取决于型号）LDO的输出引脚。必须在此引脚与最近的VSS之间放置一个2.2μF或更大的低ESR陶瓷电容。数据手册强调，陶瓷或钽电容能提供更好的性能容差。这个电容是核心稳压器的输出滤波电容，用于抑制芯片内部数字开关噪声，其布放位置必须极其靠近VCAP和VSS引脚，走线尽可能短而粗。
模拟与数字电源的隔离：VDDA/VSSA必须为ADC、DAC、比较器和内部电压基准提供“清洁”的电源。即使你的系统使用同一个3.3V LDO为数字和模拟部分供电，也强烈建议使用磁珠或小电感（如10μH）将VDDA与VDD隔离，并在磁珠后使用π型滤波（如10μF钽电容 + 0.1μF陶瓷电容并联到地）。模拟地（VSSA）和数字地（VSS）应在芯片下方或电源入口处单点连接，通常通过一个0欧姆电阻或铁氧体磁珠。
去耦电容的布局：每个电源引脚（VDD, VDDA）到其对应地引脚（VSS, VSSA）的路径上，都必须有一个0.1μF的陶瓷电容，且必须放置在引脚正下方或距离引脚不超过2mm的范围内。此外，在PCB的电源入口处，还需要布置一个10-100μF的钽电容或电解电容作为储能电容。对于高频噪声，可以在关键电源引脚附近额外添加一个1-10nF的小电容来滤除更高频的噪声。
4.2 时钟系统配置与低功耗管理
芯片支持多种时钟源：内部8MHz松弛振荡器（ROSC）、外部4-16MHz晶体/陶瓷谐振器、外部最高120MHz时钟源。系统时钟通过PLL最高可倍频至60MHz（内核）和120MHz（高速外设时钟）。
时钟源选择策略：
- 对成本敏感且精度要求不高的应用：可使用内部ROSC。需注意，其频率会随温度和电压漂移（典型值±1.5%至±3%）。上电后应从闪存信息块中读取出厂校准值（TRIM）并写入
OSCTL寄存器进行微调。 - 需要精确计时或高速通信（如UART）的应用：必须使用外部晶体。建议选择8MHz或16MHz的无源晶体，并严格按照数据手册图6/7的典型电路连接负载电容（Cx, Cy）和反馈电阻（Rf）。晶体应尽可能靠近XTAL/EXTAL引脚，下方铺地屏蔽。
- 需要极低待机功耗的应用：可以利用ROSC的待机模式（400kHz）。在STOP或WAIT模式下，系统可运行在低至100kHz的时钟下，此时典型功耗可降至3mA以下。
PLL配置与锁相时间：使能PLL后，需要等待其锁定。数据手册给出的典型锁定时间为40μs，最大100μs。软件中必须在启动PLL后插入足够的延时（例如，循环查询PLL锁定状态位），确保时钟稳定后再切换系统时钟源。丢失参考时钟或失锁都会触发中断，应在中断服务程序中做安全处理（如切换回内部ROSC）。
低功耗模式实战：
- WAIT模式：CPU停止执行指令，但外设时钟（如定时器、看门狗）可根据配置继续运行。适用于需要定时唤醒进行简单任务（如检测按键、轮询传感器）的场景。通过中断唤醒。
- STOP模式：关闭所有时钟，功耗最低。只能通过外部引脚中断、复位或特定的低功耗定时器（如果使能）唤醒。进入STOP前，需妥善保存所有关键外设状态。
- 部分掉电模式：功耗介于RUN和STOP之间，某些模块（如RAM保持）可能仍供电。具体需参考手册。
一个常见的坑是：误以为关闭了外设时钟就万事大吉。实际上，如果该外设的GPIO引脚配置为输出且驱动着外部负载（如LED），即使时钟关闭，静态电流（IOL/IOH）依然存在，可能成为功耗大头。进入低功耗前，务必将所有未使用的GPIO设置为输入模式（带上拉或下拉），将使用中的输出引脚设置为已知的安全电平。
4.3 PCB布局布线：从原理图到可靠产品的关键一跃
射频与功率电路对布局极其敏感。以下是根据数据手册8.2节和工程经验总结的黄金法则：
分层与分区：至少使用4层板。推荐层叠为：顶层（信号/元件）、内层1（完整地平面）、内层2（电源分割）、底层（信号/功率地）。
- 模拟区域：将VDDA、VSSA、VREFH、VREFL、ADC输入、比较器输入、DAC输出相关的电路集中在一个区域。用一条地线缝（Guard Trace）或地平面隔离带将其与数字区域物理隔开。
- 功率区域：全桥MOSFET、驱动芯片、谐振电容和发射线圈构成大电流、高dv/dt环路。这个环路的面积必须最小化。使用顶层和底层并联铺铜来减小功率回路阻抗和辐射。
接地艺术：
- 单点接地：模拟地（AGND）和数字地（DGND）在芯片下方或电源入口处通过一个0欧姆电阻单点连接。功率地（PGND， MOSFET源极）应是一个独立的、低阻抗的平面，最后在输入电容的负端与DGND单点连接。
- 地平面完整性：避免在关键信号线（如ADC输入、晶体振荡器）下方的地平面开槽，确保返回电流有顺畅的低阻抗路径。
关键信号线处理：
- ADC输入线：走线尽量短，远离任何数字信号线、时钟线和电源线。如果必须交叉，应垂直交叉。采用“地-信号-地”的夹心层叠结构是最理想的。输入端串联的10Ω电阻和并联的33pF电容必须紧贴ADC引脚。
- 晶体振荡器电路：XTAL/EXTAL走线应短而直，并用地线包围。负载电容的接地端应直接连接到芯片下方的模拟地平面，而非通过长走线。
- PWM驱动信号：到MOSFET驱动芯片的PWMx_A/B信号线应等长，以避免桥臂驱动时序偏差。如果驱动芯片距离较远，应考虑在MCU端串联一个22-100Ω的电阻以抑制振铃。
- 复位与JTAG：RESET、TCK、TMS、TDI、TDO信号线也应远离噪声源。TMS引脚必须通过一个2.2kΩ电阻上拉到VDD，以确保JTAG状态机在无调试器连接时保持复位状态，防止意外触发。
热设计考虑：对于LQFP-64封装，其结到环境的热阻（RθJA）在单层板上高达67°C/W，在四层板上可降至48°C/W。这意味着良好的PCB散热设计至关重要。计算结温的公式为：
Tj = Ta + (RθJA * Pd)。假设环境温度Ta=85°C，芯片功耗Pd=1W，在四层板上Tj = 85 + 48*1 = 133°C，这已接近最大结温135°C。因此，必须：- 在芯片底部裸露焊盘（如果封装有）上打过孔连接到内部或底层地平面，以利用PCB散热。
- 在芯片顶部空间允许的情况下，可以添加一个小型散热片。
- 在功耗计算时，不仅要考虑芯片内核功耗，还要计入I/O引脚驱动外部容性/阻性负载的功耗（公式见数据手册7.28节）。
5. 开发调试与常见问题排查实录
5.1 开发环境搭建与初始化流程
开发WCT1011B通常使用基于Eclipse的NXP官方工具链（如CodeWarrior或其后续版本）配合JTAG调试器。芯片支持通过JTAG/EOnCE接口进行非侵入式实时调试，这是排查复杂时序问题的利器。
一个稳健的初始化序列应遵循以下顺序：
- 时钟初始化：上电后默认使用内部ROSC。先配置并启动外部晶体振荡器（如果需要），等待其稳定（通常需几个毫秒）。然后配置PLL倍频参数，使能PLL，等待锁定。最后将系统时钟源切换到PLL。
- 电源与看门狗：配置电源监控模块（LVI），使能看门狗（COP）并设置合适的超时时间。看门狗的时钟源可选择独立的ROSC，这样即使在主时钟故障时也能触发复位。
- GPIO与引脚复用：通过系统集成模块（SIM）的
GPSx寄存器，将所需的外设功能映射到具体的物理引脚。然后通过对应GPIO端口的PER（外设使能）寄存器，将引脚从GPIO模式切换到外设模式。注意：有些引脚复位后默认是GPIO且内部上拉使能，如果外部电路是下拉，可能会产生冲突电流，应尽早配置。 - 外设时钟门控：在SIM模块中，只为需要用到的外设使能时钟，以节省功耗。
- 外设模块初始化：按需初始化ADC、PWM、定时器、Crossbar、通信接口等。特别注意ADC和PWM的时钟分频设置，确保其在额定频率内工作。
- 中断配置：配置中断控制器（INTC），设置优先级，最后全局使能中断。
5.2 典型问题排查速查表
| 现象 | 可能原因 | 排查步骤与解决方案 |
|---|---|---|
| ADC采样值跳动大，噪声高 | 1. 电源噪声大。 2. 参考电压不稳。 3. 输入信号源阻抗过高。 4. 采样时钟过快或采样时间不足。 5. PCB布局干扰。 | 1. 用示波器检查VDDA和VREFH纹波，应小于10mVpp。加强滤波。 2. 确保VREFH去耦电容（0.1μF和10μF）紧贴引脚。 3. 检查前端RC滤波器（10Ω+33pF）是否已安装并靠近ADC引脚。对于高阻抗信号源，考虑使用运放缓冲。 4. 降低ADC内核时钟（ fADIC），或增加采样时间（tADS）。对于高源阻抗，首次采样后连续采样的阻抗会变化（k从1变为6），可丢弃第一次采样值。5. 检查ADC走线是否远离数字噪声源。 |
| PWM输出无信号或波形异常 | 1. 引脚复用未正确配置。 2. PWM模块时钟未使能。 3. 输出极性配置错误。 4. 计数器寄存器（MOD, VAL）配置为0或无效值。 5. 故障输入被意外触发且未清除。 | 1. 确认SIM_GPSx和GPIOx_PER寄存器已正确设置。 2. 检查SIM_SCGC（系统时钟门控）寄存器中对应PWM模块的位是否置1。 3. 检查PWM输出控制寄存器中的极性位（POL）。 4. 确保周期寄存器（MOD）大于死区时间和占空比寄存器值。使用调试器查看寄存器值。 5. 检查故障状态寄存器（FSTS），并确认故障恢复模式（手动/自动）和故障清除流程。 |
| 系统运行不稳定，偶尔死机或复位 | 1. 电源纹波或跌落。 2. 看门狗未正确喂狗。 3. 堆栈溢出。 4. 中断服务程序执行时间过长或未及时清除中断标志。 5. 时钟不稳定。 | 1. 监测VDD和VCAP电压，尤其在PWM开关瞬间。确保输入电源和去耦电容足够。 2. 确认看门狗刷新周期短于超时时间，且刷新操作不在中断服务程序中被意外屏蔽。 3. 检查链接脚本中的堆栈大小设置，在调试器中观察堆栈指针是否接近边界。 4. 优化中断服务程序，只做最紧急的处理，标志位清除应放在例程开头。 5. 检查晶体是否起振，PLL锁定标志是否稳定。可尝试降低系统频率测试。 |
| 通信（FSK/ASK）误码率高 | 1. 线圈谐振频率偏移。 2. 解调输入信号幅度不合适。 3. 软件解析时序错误。 4. 系统噪声干扰大。 | 1. 用网络分析仪或示波器测量发射线圈的谐振频率，调整谐振电容使其在标称频点（如110-205kHz for Qi）。 2. 调整前级运放增益，使输入到数字解调模块的信号幅度在其最佳工作范围内。 3. 利用PWM或定时器中断严格为通信任务分配时间片，确保数据位在正确的窗口内被采样。 4. 检查功率地与信号地的隔离，加强解调电路部分的滤波。 |
| 异物检测（FOD）误触发 | 1. 功率计算校准不准确。 2. 输入功率采样不同步或精度差。 3. 阈值设置过于敏感。 4. 环境温度变化导致系统参数漂移。 | 1. 在无接收端的情况下，进行系统空载损耗校准，并存储到非易失存储器中。 2. 确保ADC对输入电压和电流的采样与PWM周期同步（使用Crossbar触发），并使用硬件平均或过采样提高精度。 3. 根据实测数据，为不同功率等级设置合理的阈值和滞回区间。不要用一个固定阈值覆盖所有功率点。 4. 考虑引入温度传感器，对校准值进行温度补偿。 |
5.3 调试技巧与心得
活用Crossbar进行信号“探针”：当你怀疑某个内部信号（如比较器输出、PWM触发）是否正常产生时，可以临时通过Crossbar将该信号路由到一个未使用的GPIO引脚上，然后用示波器观察。这比软件模拟输出灵活得多。
利用EOnCE进行实时变量观察：在调试复杂控制算法时，需要观察某些关键变量（如PID误差、积分项）的变化。除了传统的串口打印，可以借助EOnCE调试接口，在不停止CPU运行的情况下，实时读取内存中的变量值，这对调试动态过程非常有效。
功耗优化是一个迭代过程：不要期望一次成功。先用开发板或你的原型板，使用电流表或功率分析仪测量各个工作模式（全速运行、待机、睡眠）下的电流。然后逐一关闭你认为不用的外设时钟（通过SIM_SCGC），测量变化。你可能会惊讶地发现，某个你以为没用的外设（比如某个默认开启的定时器）正在偷偷消耗电流。
EMC预兼容性测试要尽早：无线充电系统是强干扰源。在PCB设计阶段就应遵循本文所述的布局布线规则。第一版硬件出来后，即使功能正常，也应尽早进行辐射发射（RE）测试。常见的超标点往往是功率回路、PWM驱动线和线圈。对策包括：增加缓冲电路（如RC snubber）、在MOSFET栅极串联小电阻、使用屏蔽线圈或在线圈下方加接地的铜箔。
