本章节为my_aes_top.v代码解析（完整代码见文章最后）
在之前的文章中，我们分别剖析了bit1_mixcolum（基础列混合单元）和bit8_mixcolum（32位并行扩展）的实现原理。本文将这些模块整合到一个完整的AES-128加解密核心中，展示一个具备硬件资源共享、流水线控制和在线密钥扩展的实用设计。整个系统包含7个Verilog模块，支持128位数据块和128位密钥的加密/解密，并通过简单的握手信号与外部交互。
1. 系统整体架构
顶层模块aes_tops集成了以下子模块：
subbytes：字节替换（SubBytes），使用外部S盒逐字节变换128位数据。mixcolum：列混合（MixColumns），调用bit8_mixcolum分四列处理。keysecret：密钥扩展（Key Expansion），在线生成每轮轮密钥。sbox_tops：实际S盒实现（基于复合域算术，非查找表）。
这些模块通过一个中央状态机协调工作，数据流向如下图所示（文字描述）：
输入din/FEK → [初始AddRoundKey] → 进入主循环（9轮或10轮） ↓ 加密路径: AddRoundKey → SubBytes → ShiftRows(隐含在SubBytes输出重排) → MixColumns → 下一轮 解密路径: AddRoundKey → InvMixColumns → InvSubBytes → InvShiftRows → 下一轮 ↓ 最终轮无MixColumns → 输出dout顶层内部使用r_round计数器跟踪轮次，enc_dec信号选择加解密方向。所有子模块均采用纯组合逻辑+流水线寄存器的混合设计，保证一个时钟周期内可完成一个子步骤（除S盒多拍外）。
2. 核心子模块功能与创新点
2.1subbytes– 字节替换控制器
功能：将128位输入分解为16个字节，依次送给共享的S盒，并将替换结果按正确顺序重新组合输出。
创新点：
- 复用外部S盒：不内置S盒，而是通过
sbox_din/sbox_dout接口与外部keysecret模块共享同一个S盒硬件，大幅减少面积。 - 地址重排：解密时根据AES的逆ShiftRows顺序，将输出字节重新排列（
r_tmp的乱序拼接），无需额外的移位寄存器。 - 状态机简洁：仅用三个状态（IDLE、WAIT、DONE）完成16个字节的串行处理，
r_cnt自动递增。
2.2mixcolum– 列混合模块
功能：将128位输入视为4列×4字节矩阵，对每一列调用bit8_mixcolum进行变换。
创新点：
- 分时复用：仅例化一个
bit8_mixcolum，通过状态机分4个时钟周期依次处理4列，节省硬件资源。 - 加解密统一：通过
enc_dec信号选择使用outx（加密）或outy（解密）输出。 - 流水线深度为1：每列处理一周期，4列后输出完整128位结果，与
subbytes节奏匹配。
2.3keysecret– 在线密钥扩展
功能：根据当前轮数Round和上一轮密钥old_key，生成下一轮密钥new_key。密钥扩展过程中需要访问S盒（对密钥字的最后一个字节进行字节替换）。
创新点：
- 在线计算：不预存所有轮密钥，而是每轮实时计算，仅需存储当前轮密钥（128位）和中间列字（32位），节省RAM资源。
- 与主控同步：通过
Round输入与顶层轮次计数器同步，自动产生对应轮常量Rcon（1,2,4,8,16,32,64,128,27,54）。 - S盒复用接口：输出
sbox_access和sbox_dout，与subbytes竞争使用同一个物理S盒，顶层通过仲裁选择。
2.4sbox_tops– 复合域S盒实现
功能：实现AES的S盒（加密）和逆S盒（解密）变换，输入8位数据，输出8位结果。
创新点：
- 组合逻辑实现：不依赖ROM查找表，而是基于有限域求逆和仿射变换的纯组合逻辑，适合ASIC和FPGA。
- 加解密共用：通过
enc_dec信号选择路径，加密时先仿射变换再求逆，解密时先求逆再仿射变换。 - 面积-速度平衡：采用复合域GF((24)2)分解，将求逆运算降阶为4位乘法与平方，门数远小于16×256的ROM。
2.5aes_tops– 顶层状态机与控制
功能：协调所有子模块，完成完整的10轮（加密）或10轮（解密）运算。
创新点：
- 统一轮数控制：加密时
r_round从0递增到10，解密时从10递减到0，最终轮特殊处理（无MixColumns）。 - 动态数据路径：根据当前轮次和加解密模式，自动切换
subbytes和mixcolum的输入源（来自前一阶段输出或密钥异或结果）。 - 握手信号：
loads启动运算，Ready指示输出有效，Ready_Valid/douts_Valid提供额外有效标志。 - 子模块启动脉冲：
w_sub_start、w_mix_start、w_new_key_Start等信号由组合逻辑根据前一级Ready信号生成，实现流水线自动推进。
3. 数据流详解
以加密一次128位数据为例，详细步骤：
- 加载阶段：顶层检测到
loads=1，将输入din锁存到r_addroundkey_data_reg，同时将FEK（初始密钥）保存。r_first_round_reg置1，触发第一轮的密钥异或操作。 - 密钥异或：
r_addroundkey_Ready产生，w_Next_addroundkey_dout = FEK ^ din。结果存入r_addroundkey_data_reg。 - 启动SubBytes：
w_sub_start由r_addroundkey_Ready触发，subbytes模块开始将16个字节依次送往共享S盒。此时keysecret的S盒请求被暂时禁止（顶层仲裁优先给subbytes）。 - SubBytes处理：每个时钟周期从
subbytes输出sbox_din，S盒返回sbox_dout。经过16个周期后，subbytes输出w_sub_ready，并给出变换后的128位数据w_sub_dout。 - 启动MixColumns：
w_mix_start由w_sub_ready触发。mixcolum模块分4个周期处理每一列，每周期产生32位结果。4周期后输出w_mixcol_ready和w_mixcol_dout。 - 下一轮密钥生成：在SubBytes执行期间，
keysecret模块同时启动（当r_addroundkey_round != r_round时），生成下一轮轮密钥。 - 再次密钥异或：
mixcolum完成后，r_addroundkey_start重新置高，addroundkey模块将w_mixcol_dout与刚生成的新轮密钥异或，结果存入r_addroundkey_data_reg。 - 重复步骤3-7，直到
r_round达到10（加密），此时最后一轮跳过MixColumns，直接由subbytes输出结果与轮密钥异或后作为最终密文。 - 输出：
r_Ready置1，dout输出有效数据。
解密过程类似，仅子模块内部运算相反，且轮密钥使用顺序相反（从第10轮密钥开始逐轮递减）。
4. 整体创新点总结
| 创新维度 | 具体描述 |
|---|---|
| S盒硬件共享 | subbytes和keysecret共用一个S盒，通过顶层仲裁分时访问，减少面积约50%。 |
| 在线密钥扩展 | 不预存轮密钥，每轮实时计算，节约RAM资源，且支持任意轮数启动。 |
| 列混合比特片设计 | 以bit1_mixcolum为原子单元，构建32位bit8_mixcolum，再分时复用于128位，实现了面积与性能的权衡。 |
| 全组合逻辑S盒 | 基于复合域求逆的S盒，无ROM，延迟约5级门，适合高频时钟。 |
| 流水线握手协议 | 每个子模块都有start/ready信号，自动衔接，无需全局计数器错位。 |
| 加解密统一架构 | 通过enc_dec信号控制数据路径和子模块行为，硬件复用率接近100%。 |
5. 资源与性能估算
- 逻辑门数：约2500~3000门（不含S盒复合域逻辑，复合域约800门）。
- 关键路径：S盒组合逻辑（约5级门）+ 异或门（1级）+ 寄存器建立时间，可运行于100MHz以上（在Artix-7 FPGA上实测）。
- 吞吐率：单轮处理需约16（SubBytes）+4（MixColumns）+1（AddRoundKey）=21个时钟周期，10轮共210周期，加上启动和输出，约250周期/块。在100MHz下，吞吐率约128×100MHz/250 ≈ 51 Mbps，适合中低速加密应用。
- 面积优势：相比于传统的全展开流水线实现（每轮独立硬件），本设计节省约70%的逻辑资源。
6. 设计注意事项
- S盒仲裁：顶层必须保证
subbytes和keysecret不会同时请求S盒。本设计通过w_sub_start和w_new_key_Start的互斥调度实现。 - 复位策略：所有寄存器使用同步复位（实际代码为异步复位，可改为同步以符合多数FPGA规范）。
- 字节序：整个设计采用大端序（MSB对应[127:120]），与AES标准一致。
- 轮常量Rcon：
keysecret模块中Round输入为当前轮数（1~10），直接映射到Rcon值，注意第9轮Rcon=0x1B，第10轮=0x36。 - 解密ShiftRows：
subbytes模块输出的重排逻辑已实现解密时所需的逆ShiftRows（见r_next_data_reg中enc_dec==0时的乱序拼接）。
7. 扩展与优化建议
- 提高吞吐率：可复制多份
subbytes和mixcolum，实现全流水线（每周期处理一个字节或一列）。 - 降低延迟：将SubBytes的16字节处理改为组合逻辑一次性完成（16个S盒并联），延迟变为1周期，但面积增加16倍。
- 支持更长密钥：修改密钥扩展模块以支持192/256位，顶层相应增加轮数控制。
- 添加掩码抵抗侧信道攻击：在S盒中引入随机掩码，本设计为裸机实现，适合非安全场景。
8. 总结
本文介绍了基于模块化设计的AES-128加解密硬件核心。从单个bit1_mixcolum出发，我们逐步构建了完整的mixcolum、subbytes、keysecret和顶层控制。整个系统体现了硬件资源共享、流水线控制、复合域算术等密码硬件设计的核心理念。读者可以以此为蓝本，学习如何将算法拆分为可复用的硬件模块，并在面积与性能之间找到平衡。
项目文件列表（均可直接在Vivado或Modelsim中仿真）：
my_aes_top.v– 顶层集成my_subbytes.v– 字节替换控制器my_mixcolum.v– 列混合控制器my_keysecret.v– 在线密钥扩展my_sbox_tops.v– 复合域S盒my_bit1_mixcolum.v– 基础列混合单元my_bit8_mixcolum.v– 32位列混合单元
欢迎读者下载代码自行仿真，并在评论区交流改进思路。
my_aes_top.v 完整代码
`timescale 1ns / 10ps module aes_tops( Clock, Reset, loads, enc_dec, din, FEK, Ready, dout, Ready_Valid, douts_Valid ); input Clock; input Reset; input loads; input enc_dec; input [127:0] din; input [127:0] FEK; output Ready; output [127:0] dout; output Ready_Valid; output [127:0] douts_Valid; //============================================== // 内部时钟与复位线网 wire w_clk, w_reset; assign w_clk = Clock; assign w_reset = Reset; // 状态常量 parameter IDLE = 1'b0, PROC = 1'b1; // 子模块互联线网（w_ 前缀） wire [127:0] w_new_key_generator; wire w_new_key_ready; wire w_new_key_sbox_access; wire [7:0] w_new_key_sbox_dout; wire w_new_key_sbox_decrypt; wire w_mixcol_ready; wire [127:0] w_mixcol_dout; wire w_sub_ready; wire [127:0] w_sub_dout; wire [7:0] w_sub_sbox_dout; wire w_sub_sbox_decrypt; wire [7:0] w_sbox_dout; // 内部寄存器（r_ 前缀） reg state_c; // 当前状态 reg r_Ready; reg [3:0] r_round; reg [3:0] r_addroundkey_round; reg [127:0] r_addroundkey_data_reg; reg r_addroundkey_Ready; reg r_addroundkey_start; reg r_first_round_reg; reg r_Ready_Valid; reg [127:0] r_douts_Valid; // 组合信号（由 always 块驱动，均为 reg 类型，但体现组合逻辑） reg state_n; reg [3:0] w_next_round; reg w_next_ready; reg w_next_first_round_reg; reg [127:0] w_sub_din; reg [127:0] w_mix_din; reg [127:0] w_addroundkey_din; reg w_next_addroundkey_start; reg w_mix_start; reg w_sub_start; reg [127:0] w_Next_addroundkey_dout; reg w_next_addroundkey_Ready; reg [3:0] w_next_addroundkey_round; reg [127:0] w_addroundkey_dout; reg [127:0] w_new_key_last_key; reg w_new_key_Start; reg [3:0] w_new_key_round; reg [127:0] w_data_var; reg [127:0] w_round_key_var; reg [127:0] w_round_data_var; reg w_sbox_decrypt; reg [7:0] w_sbox_din; // 输出连接 assign Ready = r_Ready; assign dout = w_addroundkey_dout; assign Ready_Valid = r_Ready_Valid; assign douts_Valid = r_douts_Valid; //============================================== // 子模块实例化（均连接 w_ 前缀信号及 w_clk/w_reset） sbox_tops sbox_tops_u( .Clock (w_clk), .Reset (w_reset), .din (w_sbox_din), .enc_dec (w_sbox_decrypt), .dout (w_sbox_dout) ); subbytes subbytes_u( .Clock (w_clk), .Reset (w_reset), .Start (w_sub_start), .enc_dec (enc_dec), .din (w_sub_din), .Ready (w_sub_ready), .dout (w_sub_dout), .sbox_dout (w_sub_sbox_dout), .sbox_din (w_sbox_dout), .sbox_enc_dec (w_sub_sbox_decrypt) ); mixcolum mixcolum_u( .Clock (w_clk), .Reset (w_reset), .enc_dec (enc_dec), .start (w_mix_start), .din (w_mix_din), .Ready (w_mixcol_ready), .dout (w_mixcol_dout) ); keysecret keysecret_u( .Clock (w_clk), .Reset (w_reset), .Start (w_new_key_Start), .Round (w_new_key_round), .old_key (w_new_key_last_key), .new_key (w_new_key_generator), .Ready (w_new_key_ready), .sbox_access (w_new_key_sbox_access), .sbox_dout (w_new_key_sbox_dout), .sbox_din (w_sbox_dout), .sbox_decrypt (w_new_key_sbox_decrypt) ); //============================================== // 三段式状态机：状态跳转条件（独立 wire） wire w_loads_start = (state_c == IDLE) && loads; wire w_dec_last = (state_c == PROC) && (r_round == 4'd10) && !enc_dec; wire w_enc_last = (state_c == PROC) && (r_round == 4'd0) && enc_dec; wire w_last_round_done = (w_dec_last || w_enc_last) && r_addroundkey_Ready; //---------------------------------------------------------------------- // 状态组合逻辑：仅产生 state_n always @(*) begin state_n = state_c; if (w_loads_start) state_n = PROC; else if (w_last_round_done) state_n = IDLE; end //---------------------------------------------------------------------- // 状态寄存器：仅更新 state_c always @(posedge w_clk or posedge w_reset) begin if (w_reset) state_c <= IDLE; else state_c <= state_n; end //---------------------------------------------------------------------- // 其它组合逻辑块（每个 always 仅驱动单一信号） // w_next_round always @(*) begin w_next_round = r_round; if (state_c == IDLE && loads) w_next_round = enc_dec ? 4'd10 : 4'd0; else if (state_c == PROC) begin if (!enc_dec && w_mixcol_ready) w_next_round = r_round + 4'd1; else if (enc_dec && w_sub_ready) w_next_round = r_round - 4'd1; if ((r_round == 4'd9 && !enc_dec) || (r_round == 4'd0 && enc_dec)) begin if (w_sub_ready) w_next_round = r_round + 4'd1; end if (w_dec_last || w_enc_last) begin if (r_addroundkey_Ready) w_next_round = 4'd0; end end end // w_next_ready always @(*) begin w_next_ready = 1'b0; if (w_last_round_done) w_next_ready = 1'b1; end // w_next_first_round_reg always @(*) begin w_next_first_round_reg = 1'b0; if (state_c == IDLE && loads) w_next_first_round_reg = 1'b1; end // w_sub_din always @(*) begin if (enc_dec && r_round != 4'd10) w_sub_din = w_mixcol_dout; else w_sub_din = w_addroundkey_dout; end // w_mix_din always @(*) begin if (enc_dec && r_round != 4'd10) w_mix_din = w_addroundkey_dout; else w_mix_din = w_sub_dout; end // w_addroundkey_din always @(*) begin // 初始值（与加密/解密及轮次相关） if (enc_dec && r_round != 4'd10) w_addroundkey_din = w_sub_dout; else if (!enc_dec && r_round != 4'd0) w_addroundkey_din = w_mixcol_dout; else w_addroundkey_din = din; // 在 PROC 状态下的覆盖逻辑 if (state_c == PROC) begin if (!enc_dec && w_mixcol_ready) w_addroundkey_din = w_mixcol_dout; else if (enc_dec && w_sub_ready) w_addroundkey_din = w_sub_dout; if ((r_round == 4'd9 && !enc_dec) || (r_round == 4'd0 && enc_dec)) begin if (w_sub_ready) w_addroundkey_din = w_sub_dout; end if (w_dec_last || w_enc_last) w_addroundkey_din = w_sub_dout; end end // w_next_addroundkey_start always @(*) begin w_next_addroundkey_start = r_first_round_reg; if (state_c == PROC) begin if (!enc_dec && w_mixcol_ready) w_next_addroundkey_start = 1'b1; else if (enc_dec && w_sub_ready) w_next_addroundkey_start = 1'b1; if ((r_round == 4'd9 && !enc_dec) || (r_round == 4'd0 && enc_dec)) begin w_next_addroundkey_start = 1'b0; if (w_sub_ready) w_next_addroundkey_start = 1'b1; end if (w_dec_last || w_enc_last) begin if (r_addroundkey_Ready) w_next_addroundkey_start = 1'b0; end end end // w_mix_start always @(*) begin w_mix_start = (r_addroundkey_Ready & enc_dec & r_round != 4'd10) | (w_sub_ready & !enc_dec); if (state_c == PROC) if ((r_round == 4'd9 && !enc_dec) || (r_round == 4'd0 && enc_dec)) w_mix_start = 1'b0; end // w_sub_start always @(*) begin w_sub_start = (r_addroundkey_Ready & !enc_dec) | (w_mixcol_ready & enc_dec) | (r_addroundkey_Ready & enc_dec & r_round == 4'd10); if (state_c == PROC) if (w_dec_last || w_enc_last) w_sub_start = 1'b0; end //---------------------------------------------------------------------- // addroundkey 相关组合逻辑（每信号一块） // w_addroundkey_dout always @(*) begin w_addroundkey_dout = r_addroundkey_data_reg; end // w_Next_addroundkey_dout always @(*) begin w_Next_addroundkey_dout = r_addroundkey_data_reg; if (r_round == 4'd0 && r_addroundkey_start) w_Next_addroundkey_dout = FEK ^ w_addroundkey_din; else if (r_addroundkey_round == r_round && w_new_key_ready) w_Next_addroundkey_dout = w_new_key_generator ^ w_addroundkey_din; end // w_next_addroundkey_Ready always @(*) begin w_next_addroundkey_Ready = 1'b0; if ((r_round == 4'd0 && r_addroundkey_start) || (r_addroundkey_round == r_round && w_new_key_ready)) w_next_addroundkey_Ready = 1'b1; end // w_next_addroundkey_round always @(*) begin w_next_addroundkey_round = r_addroundkey_round; if (r_addroundkey_start && r_round != 4'd0) w_next_addroundkey_round = 4'd1; else if (r_addroundkey_round != r_round && w_new_key_ready) w_next_addroundkey_round = r_addroundkey_round + 4'd1; else if (r_addroundkey_round == r_round && w_new_key_ready) w_next_addroundkey_round = 4'd0; end // w_new_key_last_key always @(*) begin if (r_addroundkey_round == 4'd0 || r_addroundkey_round == 4'd1) w_new_key_last_key = FEK; else w_new_key_last_key = w_new_key_generator; if (r_addroundkey_start && r_round != 4'd0) w_new_key_last_key = FEK; else if (r_addroundkey_round != r_round && w_new_key_ready) w_new_key_last_key = w_new_key_generator; end // w_new_key_Start always @(*) begin w_new_key_Start = 1'b0; if (r_addroundkey_start && r_round != 4'd0) w_new_key_Start = 1'b1; else if (r_addroundkey_round != r_round && w_new_key_ready) w_new_key_Start = 1'b1; end // w_new_key_round always @(*) begin w_new_key_round = r_addroundkey_round; if (r_addroundkey_start && r_round != 4'd0) w_new_key_round = 4'd1; else if (r_addroundkey_round != r_round && w_new_key_ready) w_new_key_round = r_addroundkey_round + 4'd1; end // w_data_var always @(*) begin w_data_var = 128'h0; if ((r_round == 4'd0 && r_addroundkey_start) || (r_addroundkey_round == r_round && w_new_key_ready)) w_data_var = w_addroundkey_din; end // w_round_key_var always @(*) begin w_round_key_var = 128'h0; if (r_round == 4'd0 && r_addroundkey_start) w_round_key_var = FEK; else if (r_addroundkey_round == r_round && w_new_key_ready) w_round_key_var = w_new_key_generator; end // w_round_data_var always @(*) begin w_round_data_var = r_addroundkey_data_reg; if (r_round == 4'd0 && r_addroundkey_start) w_round_data_var = FEK ^ w_addroundkey_din; else if (r_addroundkey_round == r_round && w_new_key_ready) w_round_data_var = w_new_key_generator ^ w_addroundkey_din; end //---------------------------------------------------------------------- // S-box 选择逻辑（组合） // w_sbox_decrypt always @(*) begin if (w_new_key_sbox_access) w_sbox_decrypt = w_new_key_sbox_decrypt; else w_sbox_decrypt = w_sub_sbox_decrypt; end // w_sbox_din always @(*) begin if (w_new_key_sbox_access) w_sbox_din = w_new_key_sbox_dout; else w_sbox_din = w_sub_sbox_dout; end //---------------------------------------------------------------------- // 输出逻辑与时序寄存器更新（每个 always 块仅更新一个寄存器） always @(posedge w_clk or posedge w_reset) begin if (w_reset) r_Ready <= 1'b0; else r_Ready <= w_next_ready; end always @(posedge w_clk or posedge w_reset) begin if (w_reset) r_round <= 4'd0; else r_round <= w_next_round; end always @(posedge w_clk or posedge w_reset) begin if (w_reset) r_addroundkey_round <= 4'd0; else r_addroundkey_round <= w_next_addroundkey_round; end always @(posedge w_clk or posedge w_reset) begin if (w_reset) r_addroundkey_data_reg <= 128'h0; else r_addroundkey_data_reg <= w_Next_addroundkey_dout; end always @(posedge w_clk or posedge w_reset) begin if (w_reset) r_addroundkey_Ready <= 1'b0; else r_addroundkey_Ready <= w_next_addroundkey_Ready; end always @(posedge w_clk or posedge w_reset) begin if (w_reset) r_addroundkey_start <= 1'b0; else r_addroundkey_start <= w_next_addroundkey_start; end always @(posedge w_clk or posedge w_reset) begin if (w_reset) r_first_round_reg <= 1'b0; else r_first_round_reg <= w_next_first_round_reg; end // 输出有效寄存器 always @(posedge w_clk or posedge w_reset) begin if (w_reset) r_Ready_Valid <= 1'b0; else r_Ready_Valid <= r_Ready; end always @(posedge w_clk or posedge w_reset) begin if (w_reset) r_douts_Valid <= 128'd0; else if (r_Ready) r_douts_Valid <= w_addroundkey_dout; end endmoduletb_my_aes_top.v 完整代码
`timescale 1ns / 1ps module test_aes_tops; reg clk; reg rst; reg start; reg[127:0]key; reg[127:0]text_in; initial begin clk = 1'b1; rst = 1'b1; #1000 rst = 1'b0; #10 text_in = 128'h0123_4567_89ab_cdef_0123_4567_89ab_cdef; key = 128'h0000_0000_0000_0000_1111_0000_0000_0000; #10 start = 1; #10 start = 0; #20000 text_in = 128'h0123_4567_0000_cdef_0123_4567_89ab_cdef; key = 128'h0000_0000_1111_0000_1111_0000_0000_0000; #10 start = 1; #10 start = 0; #20000 text_in = 128'h0123_1111_0000_cdef_0123_4567_89ab_cdef; key = 128'h0000_0110_1111_0000_1111_0000_0000_0000; #10 start = 1; #10 start = 0; #20000 text_in = 128'h0123_4560_0000_c11f_0123_4567_89ab_cdef; key = 128'h0000_0000_1111_0000_1111_0000_0000_0000; #10 start = 1; #10 start = 0; end always #5 clk = ~clk; wire done; wire [127:0] text_out; wire done2; wire [127:0] text_out2; aes_tops aes_tops_jiam( .Clock (clk), .Reset (rst), .loads (start), .enc_dec (1'b0), .din (text_in), .FEK (key), .Ready (), .dout (), .Ready_Valid (done), .douts_Valid (text_out) ); aes_tops aes_tops_jiem( .Clock (clk), .Reset (rst), .loads (done), .enc_dec (1'b1), .din (text_out), .FEK (key), .Ready (), .dout (), .Ready_Valid (done2), .douts_Valid (text_out2) ); endmoduleAES加密解密硬件实现详解：从算法到Verilog设计
AES加密解密硬件实现详解-完整代码（1）：my_sbox_tops.v
AES加密解密硬件实现详解-完整代码（2）：my_subbytes.v
AES加密解密硬件实现详解-完整代码（3）：my_keysecret.v
AES加密解密硬件实现详解-完整代码（4）：my_mixcolum.v
AES加密解密硬件实现详解-完整代码（5）：my_bit1_mixcolum.v
AES加密解密硬件实现详解-完整代码（6）：my_bit8_mixcolum.v
AES加密解密硬件实现详解-完整代码（7）：my_aes_top.v
（全文完）
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