张小明
前端开发工程师
凌晨两点，示波器的灯光映在屏幕上，我盯着PCIE链路的LTSSM状态机反复跳变，就是跑不出预期的带宽。硬件同事赌咒发誓说链路已经训练到Gen3 x8，软件同事咬定DMA驱动绝对没问题。这时候，该信谁？数据说了算。
PCIE链路看起来简单——协商个速率和宽度，数据就该哗哗地跑。真调起来才发现，协议栈每一层都可能成为瓶颈。物理层链路训练是否稳定？数据链路层的流量控制信用机制是否正常？事务层的TLP打包效率如何？应用层的DMA引擎会不会偷懒？
上周就遇到个典型问题：硬件显示链路是Gen3 x8，理论上单向带宽接近8GB/s，实际测试却卡在2GB/s。用BMDMA做连续读请求，发现TLP有效载荷利用率不到30%，大部分时间在等Completion。一查，原来是RC端的Read Completion Boundary设置太小，频繁拆包导致效率低下。
别急着写测试代码，先看看链路是不是真的健康。在Linux下，这条命令能救命：
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