1. INTERPUF架构概述
在异构计算时代，芯片级封装（SiP）技术通过将不同工艺节点的计算单元集成在同一封装内，实现了性能与能效的突破。然而这种集成方式也带来了严峻的安全挑战——传统基于集中式加密模块的认证方案难以应对多厂商Chiplet的信任验证需求。INTERPUF创新性地将物理不可克隆函数（PUF）嵌入芯片互连层，构建了分布式认证体系。
关键突破：将安全机制从功能单元下移至互连基础设施，使通信链路本身具备身份验证能力。
该架构包含三个核心组件：
- 互连层PUF：利用布线延迟的工艺偏差生成设备唯一指纹
- 动态哈希管道：采用SHA-256实现芯片级凭证验证
- 轻量级MPC协议：通过Yao混淆电路实现会话绑定
这种分层设计形成了严格的信任链：首先验证互连层的物理真实性，再基于已验证的互连通道进行芯片级认证。实测数据显示，在3GHz频率下，互连认证仅需6个时钟周期（约2ns），而完整的芯片级认证流程可在32ns内完成。
2. 低功耗设计实现
2.1 功耗优化策略
与传统加密加速器相比，INTERPUF通过以下设计实现超低功耗：
- 组合逻辑优先：避免使用功耗密集的流水线结构
- 窄位宽设计：响应路径位宽控制在32-64bit
- 动态时钟门控：认证间隙自动关闭时钟网络
表1展示了在五种开源SoC上的实测数据：
| 设计 | 基线功耗(mW) | PUF模块功耗(mW) | 开销占比(%) |
|---|---|---|---|
| CVA6 | 12.896 | 0.0093 | 0.072 |
| NVDLA | 185.140 | 0.0098 | 0.005 |
| RISC-V | 59.164 | 0.0087 | 0.015 |
2.2 面积效率分析
互连PUF仅占用约0.002mm²硅面积，这得益于：
- 复用现有布线资源作为延迟测量路径
- 采用时间-数字转换器(TDC)替代传统PUF中的环形振荡器
- 动态重配置技术允许单个PUF实例服务多个互连通道
实测技巧：将PUF控制逻辑与片上网络(NoC)的路由表协同布局，可减少15%的布线拥塞。
3. 安全机制详解
3.1 抗建模攻击设计
针对机器学习攻击的防御措施包括：
# 挑战变换算法示例 def challenge_transform(raw_challenge, session_key): permuted = apply_permutation(raw_challenge, session_key) sparse_flipped = apply_sparse_flip(permuted, density=0.15) return sparse_flipped该算法确保：
- 每次上电后挑战-响应对(CRP)映射关系变化
- 攻击者无法构建稳定的训练数据集
- 单次响应泄露不会危及全局安全
3.2 认证协议流程
完整认证包含三个阶段：
- 互连验证阶段（6周期）
- 挑战调度（1周期）
- PUF评估（5周期）
- 芯片认证阶段（96周期）
- SHA-256消息调度（16周期）
- 压缩计算（64周期）
- 会话绑定阶段（5-30μs）
- 混淆电路传输（带宽受限）
图1展示了时序重叠机制：互连验证可在一个SHA-256窗口内重复执行16次，通过多数表决机制将误识率降低至10⁻⁹以下。
4. 实现与验证
4.1 PUF质量指标
使用PYPUF框架仿真得到的关键参数：
| 指标 | 均值 | 标准差 |
|---|---|---|
| 均匀性 | 0.4986 | 0.0028 |
| 唯一性(HD) | 0.4648 | 0.0734 |
| 可靠性 | 0.9816 | - |
| 建模攻击准确率 | 0.4675 | - |
4.2 抗攻击能力
安全评估涵盖七类攻击场景：
- 建模攻击：逻辑回归模型准确率仅46.7%（随机猜测水平）
- 重放攻击：每次上电生成唯一的会话盐值
- ** counterfeit芯片**：必须先通过互连验证才能发起认证
- 中间人攻击：动态路径配置使信号注入不可行
- DoS攻击：硬件级尝试次数限制（≤3次/ms）
- 旁路攻击：响应掩蔽+恒定功耗设计
- 移除攻击：PUF逻辑与互连布线物理融合
5. 设计经验与优化建议
在实际RTL实现中，我们总结了以下关键经验：
时钟域处理
// 异步时钟域同步方案 puf_response_sync u_sync ( .clk_a(puf_clk), .data_a(raw_response), .clk_b(sys_clk), .data_b(synced_response) );- 必须采用双触发器同步链处理跨时钟域信号
- 建议添加glitch filter消除亚稳态导致的毛刺
时序收敛技巧
- 对PUF评估路径设置multicycle约束
- 在布局阶段固定TDC单元的位置
- 使用clock gate aware placement策略
可测试性设计
- 添加BIST引擎用于生产测试
- 保留调试接口用于可靠性监测
- 实施响应纠错机制(ECC)
对于计划采用该架构的设计团队，建议：
- 在早期Floorplan阶段就规划PUF布线资源
- 采用门级仿真验证抗侧信道特性
- 对65nm以下工艺需特别关注PVT变化影响
这种架构特别适合需要TSV互连的3D IC设计，其分层认证机制可自然映射到垂直堆叠结构。我们正在开发支持Die-to-Die认证的增强版本，预计可将跨芯片认证延迟降低40%。
