基于数字电路的光模块设计：高速通信设备实战案例

光模块里的“数字大脑”：从25G SFP28实战看高速通信系统设计

你有没有想过，当你在云上训练一个大模型、刷着超清视频、或是进行一场跨国会议时，背后支撑这一切的，其实是藏在机柜深处那些指甲盖大小的光模块？它们像信息高速公路的收费站，把电信号变成光，在光纤中飞驰千里。

而今天，这些小东西早已不是简单的“电转光盒子”。尤其是当速率突破10G、迈向25G甚至更高时，模拟电路越来越力不从心。信号一歪、噪声一扰、时序一错，整个链路就可能崩溃。于是，工程师们开始给光模块装上“数字大脑”——用可编程逻辑、状态机和实时反馈来掌控全局。

这篇文章，我们就以一个典型的25G SFP28 光模块项目为切入点，深入聊聊这个“数字大脑”是怎么工作的。不讲空话，只聊实战中真正关键的技术点：信号怎么恢复？数据怎么打包？状态怎么监控？以及——我们如何用代码和电路解决那些让人头疼的高速难题。

数字信号处理（DSP）单元：让模糊信号重获清晰

先来看最核心的问题：接收端收到的信号，常常是模糊不清的一团“毛刺”。尤其是在长距离传输或劣质线缆下，码间干扰（ISI）会让原本分明的“0”和“1”变得难以分辨。

传统做法靠模拟均衡器硬调，但效果有限且不可变。现代方案则引入了数字域的信号修复能力，这就是所谓的 DSP 单元。

它到底做了什么？

简单说，它完成三件事：
1.采样数字化：用高速ADC把模拟波形切成一个个数字样本；
2.时钟恢复（CDR）：从乱序的数据流里“猜”出正确的节拍；
3.均衡补偿（DFE）：用算法抵消信道带来的失真。

整个过程跑在一个GHz级频率的同步数字系统中，所有操作都由精确的时钟驱动，避免亚稳态问题。

比如在25G NRZ系统中，典型流程如下：

• 光 → PD → TIA → 模拟电压
• ADC 以 >50 GSPS 速率采样（过采样）
• 数字 CDR 锁定最佳采样相位
• DFE 滤波器动态调整权重，抑制前后的干扰符号
• 输出干净的比特流

这就像你在嘈杂的酒吧里听朋友说话，耳朵听到的是混响，但大脑会自动过滤背景音、补全漏掉的词——只不过这里的“大脑”，是一堆精心设计的数字电路。

关键优势在哪？

• 可配置性强：通过 I²C 接口调节增益、带宽、均衡系数，适应不同链路条件；
• 低功耗实现：CMOS 工艺下的数字逻辑能在 <1W 内完成复杂运算；
• 支持实时校准：配合温度传感器自动调整参数，保证全温范围内稳定工作。

小知识：根据 OIF 标准，25G 及以下 NRZ 系统可用固定均衡，但一旦进入 50G PAM4 领域，就必须上可调节数字均衡器，否则眼图根本打不开。

来点代码：CDR 是怎么“抓边沿”的？

虽然实际产品中的 CDR 使用多相时钟和分数N分频 PLL 实现高精度相位插值，但我们可以通过一个简化版本理解其本质思想——利用边沿检测完成初步同步。

// 简易CDR前端：基于移位寄存器的跳变检测 module cdr_controller ( input clk_ref, // 156.25 MHz参考时钟 input data_in, // 异步输入数据 output reg data_out, output reg valid_flag ); reg [3:0] shift_reg; wire edge_detected; // 四位移位寄存器捕捉变化 always @(posedge clk_ref) begin shift_reg <= {shift_reg[2:0], data_in}; end // 判断是否存在上升/下降沿（非全0非全1） assign edge_detected = (^shift_reg) && (|shift_reg) && !(shift_reg == 4'b1111 || shift_reg == 4'b0000); // 边沿触发锁存 always @(posedge clk_ref) begin if (edge_detected) begin data_out <= shift_reg[3]; valid_flag <= 1'b1; end else begin valid_flag <= 1'b0; end end endmodule

这段 Verilog 虽然只是教学示意，但它揭示了一个重要理念：数字电路可以用确定性的状态机处理异步信号。真正的 CDR 还会结合相位检测器、环路滤波器和数控振荡器（DCO），形成闭环控制，持续追踪最优采样点。

I²C 数字诊断监控（DDM/DOM）：给光模块装上“健康手环”

如果说 DSP 是“神经系统”，那 DDM（Digital Diagnostic Monitoring）就是它的“体检报告系统”。

想象一下，你在运维一个拥有上千个光模块的数据中心，如果某个模块突然失效，你是希望等到业务中断再去排查，还是提前知道它“体温过高”、“光输出衰减”并主动更换？

这就是 DDM 的价值所在。

它是怎么运作的？

每个现代 SFP28 模块内部都有一个小 MCU（通常是 8 位或 16 位 RISC 内核），搭配一组传感器：

这些模拟量经过 ADC 转换后，由 MCU 定期采集、校准、换算，并写入标准地址空间的 EEPROM 中（通常是 A0h 页）。主机侧通过 I²C 总线读取即可获取当前状态。

典型刷新周期为 100ms~1s，足够应对缓慢变化的物理参数。

为什么一定要用数字电路？

因为只有数字化系统才能实现：

• 标准化输出：遵循 SFF-8472 或 MSA 规范，确保跨厂商兼容；
• 智能告警：设置阈值，超过即置位 LOS（Loss of Signal）、High-Temp Alarm 等标志；
• 非易失存储：序列号、生产日期、校准参数永久保存；
• 远程管理：支持 SNMP、CLI 等协议直接查询模块健康度。

上代码：MCU 主循环长什么样？

#include "adc.h" #include "i2c_slave.h" #include "eeprom_map.h" void ddm_main_loop(void) { float temp, vcc, tx_power, rx_power, bias_current; while(1) { // 1. 采集原始数据 temp = read_temperature(); vcc = read_supply_voltage(); bias_current = read_bias_current(); tx_power = read_tx_power(); rx_power = read_rx_power(); // 2. 校准处理（查表或公式） temp = calibrate_temp(raw_temp); tx_power = raw_to_dbm(tx_raw, TX_CAL_SLOPE, TX_CAL_OFFSET); // 3. 更新共享内存（I²C可读区域） eeprom_write(TEMP_HIGH_BYTE, float_to_uint16(temp)); eeprom_write(VCC_HIGH_BYTE, float_to_uint16(vcc)); eeprom_write(TX_POWER_HIGH_BYTE, float_to_uint16(tx_power)); eeprom_write(RX_POWER_HIGH_BYTE, float_to_uint16(rx_power)); // 4. 设置告警标志 if (temp > 75.0) set_alarm_flag(HIGH_TEMP_ALARM_BIT); if (rx_power < -13.0) set_alarm_flag(LOW_RX_POWER_WARN); delay_ms(100); // 10Hz刷新率 } }

这个看似简单的循环，却是保障设备可观测性的基石。正是这种“固件+数字接口”的组合，让运维人员可以在办公室里就知道远端机房哪个模块快要“退休”了。

高速 SerDes 与编码逻辑：把并行数据“压”成一道光

现在轮到最高速的部分登场了：SerDes（Serializer/Deserializer）。

它的任务很明确：在发送端，把 FPGA 或交换芯片送来的宽并行数据（比如 10-bit @ 2.5 GHz），压缩成一条 25.78125 Gbps 的串行差分信号；在接收端再原样还原回来。

听起来像是“数据压缩”，但它更像是一场精密的时序舞蹈。

发送路径拆解

1. 输入并行数据：来自 PCS 层的 10-bit 宽总线；
2. 8B/10B 编码：每 8 位数据映射为 10 位符号，保证直流平衡和足够的跳变密度；
3. 弹性缓冲（Elastic Buffer）：吸收本地时钟与参考时钟之间的微小频偏；
4. 串行化：使用源同步时钟将并行位逐个推出；
5. 预加重（Pre-emphasis）：数字控制驱动器增强高频分量，补偿信道损耗；
6. 输出至激光器驱动器（LDD）。

接收路径反向操作

1. TIA 输出模拟信号；
2. CDR 提取时钟；
3. 解串为 10-bit 并行数据；
4. 10B/8B 解码；
5. 输出至主控芯片。

全程依赖 PLL 提供低抖动时钟，且所有路径必须满足建立/保持时间要求，否则就会出现误码。

关键特性一览

IEEE 802.3 Clause 49 规定：25G 以太网 SerDes 必须在 1ns 内完成符号对齐，这对数字控制逻辑提出了极高要求。

来看看编码器怎么写？

// 8B/10B 编码模块（接口示意） module encoder_8b10b ( input clk, input rst_n, input[7:0] data_in, input k_char_in, output reg[9:0] encoded_out ); // 内部维护运行不一致性（Running Disparity） reg running_disparity; // 查找表实现编码规则（此处省略细节） always @(posedge clk or negedge rst_n) begin if (!rst_n) begin encoded_out <= 10'b0000000000; running_disparity <= 1'b0; end else begin {encoded_out, running_disparity} <= table_lookup(data_in, k_char_in, running_disparity); end end endmodule

这个模块虽小，却是协议合规的关键。它确保传输流有足够的跳变供远端 CDR 锁定时钟，同时维持长期的直流平衡，防止接收端 baseline wander。

实战系统架构：数字电路如何贯穿始终？

在一个真实的 25G SFP28 模块中，数字电路并不是孤立存在的，而是深度嵌入每一个子系统：

[Host Board] │ ├── I²C ←→ [MCU + EEPROM] ← DDM数据采集 │ ├── RefCLK ←→ [PLL] ← 提供SerDes时钟源 │ ├── Tx Data (Parallel) → [FPGA/Digital ASIC] │ │ │ [8B/10B Encoder] │ │ │ [Serializer] │ │ ↓ [Driver] → LD [Optical Fiber] ↑ [PD] ← [TIA] │ │ │ [CDR + Deserializer] │ │ │ [10B/8B Decoder] ↓ └── Rx Data (Parallel) ← [FPGA/Digital ASIC]

你会发现，从启动初始化到正常转发，再到故障告警，每一步都有数字逻辑参与。

启动流程详解

1. 上电复位，MCU 执行 Bootloader；
2. 初始化 ADC、I²C Slave、GPIO；
3. 读取 EEPROM 中的校准参数；
4. 控制 TX_DISABLE 引脚使能激光器；
5. 锁定 PLL 至 25.78125 GHz；
6. 启动 SerDes 链路训练（Comma 检测）；
7. 进入正常数据模式；
8. 持续上报 DOM 信息。

任何异常（如高温、无光输出）都会通过 I²C 状态位通知主机，实现快速定位。

工程挑战与破解之道

当然，理论美好，落地不易。我们在实际开发中遇到最多的两个坑，就是信号完整性和时序控制。

问题一：高速走线像“天线”？

25G 差分对极其敏感，PCB 上一点反射、串扰或介质损耗都可能导致眼图闭合。

我们的解法：

• 在发送端启用数字预加重滤波器，提前补偿高频衰减；
• 接收端采用 CTLE + DFE 联合均衡；
• 利用 MCU 动态调节驱动幅度和上升时间，适配不同长度光纤。

一句话：用软件定义硬件行为。

问题二：多通道 skew 怎么控？

并行总线各 bit 如果到达时间不一致，就会造成采样错误。

应对策略：

• 所有时钟源自同一低抖动 VCXO；
• SerDes 内建 deskew 缓冲器；
• FPGA 使用源同步时钟；
• 数字电路实施 JTAG 边界扫描测试，验证 PCB 连接可靠性。

此外，还有一些经验之谈：

• 电源去耦：为高速数字部分提供独立 LDO，避免噪声串入模拟区；
• 地平面分割：数字地与模拟地单点连接，切断共模回流路径；
• 热设计：MCU 与 SerDes 是发热大户，需布置散热焊盘；
• EMI 控制：差分走线严格等长，禁止跨分割平面。

写在最后：数字电路，不只是工具

回顾这个 25G SFP28 案例，我们会发现，数字电路已不再是辅助角色，而是整个系统的决策中枢。

它不仅能处理协议、恢复信号、监控状态，还能根据环境变化做出动态调整——这正是智能化光模块的起点。

而随着 PAM4、相干光学和硅光集成的发展，未来的光模块将更加依赖强大的 DSP 引擎，甚至可能集成 AI 推理单元来做故障预测，或内置加密模块保障传输安全。

对于工程师而言，这意味着：
你不仅要懂 Verilog 和 C，还得了解高速接口协议、混合信号协同设计、电源完整性分析……

掌握数字逻辑设计能力，不再是一项加分项，而是构建下一代智能光网络的入场券。

如果你正在做类似项目，欢迎留言交流——毕竟，这些藏在小小模块里的“数字大脑”，正在悄悄改变整个世界的连接方式。