探索SAR ADC：45nm工艺下的高速高精度设计-洪萨配资

SAR ADC 10bit 100M采样时钟转换速率50M/s ENOB 9.8bit gpdk 45nm cadence 管方学习教程电路两百多页文档电路包括但不限于：栅压自举开关 CDAC 动态比较器桥接电容 SAR 逻辑电路都有testbench安装好就可以直接跑仿真仿真包含整体电路和子模块电路所有的包含DFT、FFT

最近研究到SAR ADC相关的内容，发现一套基于Cadence官方学习教程的电路设计资料，真是干货满满，忍不住要跟大家分享一番。

这次的主角是一款10bit分辨率，采样时钟高达100M，转换速率能达到50M/s，且有效位数（ENOB）为9.8bit的SAR ADC，采用的是GPDK 45nm工艺。整个电路设计文档足足有两百多页，详细程度令人惊叹。

核心电路模块

栅压自举开关

栅压自举开关在SAR ADC中起着关键作用，它能有效降低开关导通电阻的非线性，提高采样精度。代码示例（以下代码仅为示意，非实际完整代码）：

module bootstrapped_switch ( input wire clk, input wire reset, input wire sample_en, input wire in_signal, output reg out_signal ); reg [1:0] state; parameter IDLE = 2'b00, SAMPLE = 2'b01, HOLD = 2'b10; always @(posedge clk or posedge reset) begin if (reset) begin state <= IDLE; out_signal <= 1'b0; end else begin case (state) IDLE: begin if (sample_en) begin state <= SAMPLE; end end SAMPLE: begin out_signal <= in_signal; state <= HOLD; end HOLD: begin if (!sample_en) begin state <= IDLE; end end endcase end end endmodule

在这个代码中，通过状态机来控制开关的采样和保持状态。clk是时钟信号，reset用于复位状态机，sampleen决定是否进行采样。当sampleen有效时，从IDLE状态进入SAMPLE状态，采样输入信号insignal并输出到outsignal，然后进入HOLD状态保持信号。

CDAC（电容数字模拟转换器）

CDAC是SAR ADC中实现数字到模拟转换的关键模块，其电容阵列的设计对精度影响很大。比如简单的二进制加权电容阵列CDAC代码：

module cdac ( input wire [9:0] digital_code, output wire analog_output ); reg [9:0] capacitor_states; integer i; always @(*) begin for (i = 0; i < 10; i = i + 1) begin capacitor_states[i] = digital_code[i]; end // 简单计算模拟输出，这里省略复杂电容计算 analog_output = capacitor_states[9] + capacitor_states[8] + capacitor_states[7] + capacitor_states[6] + capacitor_states[5] + capacitor_states[4] + capacitor_states[3] + capacitor_states[2] + capacitor_states[1] + capacitor_states[0]; end endmodule

这里digital_code是10位的数字输入代码，通过对电容状态的赋值，简单模拟了模拟输出的计算，实际中需要更精确的电容值和计算方式。

动态比较器

动态比较器用于比较输入信号和CDAC输出的模拟信号，以确定数字代码的每一位。代码如下：

module dynamic_comparator ( input wire clk, input wire reset, input wire in_signal, input wire ref_signal, output reg out_signal ); reg precharge; always @(posedge clk or posedge reset) begin if (reset) begin precharge <= 1'b1; out_signal <= 1'b0; end else begin precharge <= 1'b0; if (in_signal > ref_signal) begin out_signal <= 1'b1; end else begin out_signal <= 1'b0; end end end endmodule

在时钟上升沿或者复位信号有效时，首先进行预充电操作（precharge置1），然后当复位信号无效时，precharge置0，比较输入信号insignal和参考信号refsignal，输出比较结果out_signal。

桥接电容

桥接电容在电路中可以改善系统性能，例如减少信号耦合干扰等。虽然代码实现相对简单，但在实际电路布局和参数调整上需要仔细考量。

module bridge_capacitor ( input wire in_signal, output wire out_signal ); // 简单表示桥接电容对信号的传递 assign out_signal = in_signal; endmodule

这里只是简单示意桥接电容对信号的传递，实际可能涉及到电容值、寄生参数等复杂因素。

SAR逻辑电路

SAR逻辑电路负责控制整个转换过程，通过逐次逼近的方式确定数字代码。

module sar_logic ( input wire clk, input wire reset, input wire start_conv, input wire [9:0] cdac_output, input wire comp_out, output reg [9:0] digital_result, output reg conv_done ); reg [3:0] bit_counter; always @(posedge clk or posedge reset) begin if (reset) begin bit_counter <= 4'b0000; digital_result <= 10'b0000000000; conv_done <= 1'b0; end else if (start_conv) begin if (bit_counter < 4'd10) begin digital_result[bit_counter] <= comp_out; bit_counter <= bit_counter + 1; end else begin conv_done <= 1'b1; end end end endmodule

在复位时，初始化计数器、数字结果和转换完成标志。当开始转换信号startconv有效时，根据比较器输出compout逐位确定数字结果，直到所有10位确定完毕，置转换完成标志conv_done。

仿真测试

这套资料提供了完整的testbench，安装好后可以直接跑仿真，而且仿真涵盖了整体电路和子模块电路，甚至包含DFT（离散傅里叶变换）和FFT（快速傅里叶变换）分析。这对于评估SAR ADC的性能，比如频域特性等非常有帮助。通过DFT和FFT可以清晰地看到信号的频谱分布，分析是否存在杂散等问题。

例如，在整体电路仿真的testbench中，可以这样对整个SAR ADC进行测试：

module tb_sar_adc; reg clk; reg reset; reg start_conv; reg [9:0] input_signal; wire [9:0] digital_output; wire conv_done; sar_adc uut ( .clk(clk), .reset(reset), .start_conv(start_conv), .input_signal(input_signal), .digital_output(digital_output), .conv_done(conv_done) ); initial begin clk = 0; forever #5 clk = ~clk; // 100M采样时钟，周期10ns end initial begin reset = 1; input_signal = 10'b0000000000; start_conv = 0; #20; reset = 0; #10; input_signal = 10'b0101010101; start_conv = 1; #10; start_conv = 0; wait (conv_done); $display("Digital output: %b", digital_output); #100; $finish; end endmodule

这个testbench首先对时钟、复位、输入信号等进行初始化，然后通过设置复位信号无效，给出输入信号并启动转换，等待转换完成后输出数字结果。

总的来说，这套基于Cadence的SAR ADC设计资料，无论是对初学者深入了解SAR ADC原理，还是对有经验的工程师进行高性能ADC设计，都具有极高的参考价值。希望大家也能从中收获满满~