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落幕不久的2025年IEEE国际电子器件会议（IEDM 2025）是全球半导体与电子器件领域公认的顶级学术会议。会议主题为“100 YEARS of FETs: SHAPING the FUTURE of DEVICE INNOVATIONS”，以场效应管百年为契机，聚焦先进 CMOS 逻辑、新型存储器、2D 与新型器件、功率与化合物半导体、光电与成像器件、器件建模与可靠性以及面向 AI/神经形态/量子计算的前沿技术，强调从材料、器件、工艺到 3D 封装与系统级协同设计的全链路创新，突显出“材料—器件—电路—架构协同演进”的产业趋势。
在Session 2 “GAACFET and DTCO”会议中，讨论了如下进展：
序号 | Title | 第一作者 | 单位 |
2-1 | Gate-All-Around Technology for Sustainable AI: A Foundation for Future Logic Architectures (Invited) | Wookhyun Kwon | Samsung Electronics |
2-2 | Hybrid Channel monolithic-CFET with Si (110) pMOS and (100) nMOS | Anne Vandooren | IMEC / ASM |
2-3 | 3.5T CFET Block-Level DTCO for Superior PPA in A7 Node by Split Power, hDR Cells, Optimized Pins and BEOL | Ji-Yung Lin | IMEC / KU Leuven |
2-4 | Block-Level Design Optimization for Sub-100-nm Cell Height Libraries with Stacked Transistor | Nick Lanzillo | IBM Research / Samsung Electronics |
2-5 | First Demonstration of CFET Ring Oscillator and SRAM Bit-Cell Functionality at Gate Pitch Smaller Than 48 nm for Future Logic and SRAM Technology | Szuya Liao | TSMC |
2-6 | Multi-node Scaling Potential of Monolithic CFET | Sheng Yang | IMEC |
2-7 | SiGe Channel for Scaled Gate-All-Around Nanosheet pFET Transistor for Advanced Logic Applications | Shogo Mochizuki | IBM Research（ |
2-8 | Junction-engineered Scaled High-performance GAA Nanosheet FETs with Ultra-low Temperature (<350 °C) SiGe:B Source/Drain | Ritam Sarkar | IMEC / ASM |
2-3 3.5T CFET Block-Level DTCO for Superior PPA in A7 Node by Split Power, hDR Cells, Optimized Pins and BEOL
第一作者：Ji-Yung Lin（imec / KU Leuven）
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Summary Table
研究类型 | 3.5T CFET 标准单元库与块级（block-level）DTCO 优化 |
|---|---|
研究目标 | 在 A7 节点充分兑现 CFET 器件在面积与性能上的潜力，构建能在实际 IP 上应用的 3.5T CFET 设计方案 |
器件 / 结构 | 3.5T CFET 标准单元、double-row cell、split power 供电结构、half-height double-row (hDR) 单元 |
关键工艺特征 | CFET 堆叠结构下的栅长与间隔设计、MOL 接触方案、BEOL 互连与供电网络布局 |
技术节点范围 | A7 节点，并与 N2 nanosheet 方案进行等效比较（iso-performance 或 iso-power） |
仿真与工具 | TCAD 提取器件参数，结合紧凑模型与 RC 提取，构建 FO3/FO4 RO 与 Cortex-M0 等块级仿真平台 |
核心性能指标 | 标准单元面积、块级面积缩放比例、最大工作频率（Fmax）、功耗、布线拥挤程度 |
应用场景 | 面向低功耗 MCU、嵌入式 CPU 及小型控制核的逻辑 IP，实现更高密度与更低能耗 |
主要技术挑战 | 在极小 cell height 与 3.5T 模板下解决引脚密度高、布线困难与 BEOL 寄生导致的性能损失 |
核心贡献 | 展示了一种在 A7 节点上具备可制造性、可布线性且 PPA 优于 N2 nanosheet 的 3.5T CFET 设计方法 |
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Innovation
首次在块级层面针对 3.5T CFET 构建从器件到标准单元到 IP 的完整 DTCO 流程，而不仅停留在单个器件或单元级示例。
提出半高度 double-row（hDR）单元，使得在保持双行模板优势的同时减少面积浪费，提高版图利用率。
通过对引脚位置与 BEOL 互连结构进行协同优化，有效缓解 CFET 带来的走线拥挤和寄生电容增大的问题。
在同一平台上系统比较 N2 nanosheet 与 A7 CFET 的 PPA，量化 CFET 在面积与性能上的收益。
Simulation Method
利用 TCAD 和紧凑模型提取 CFET 与 nanosheet 器件在 Ion、Ceff、Rsd 等方面的差异，建立准确的 cell-level 等效模型。
在标准单元库构建后，使用 RC 提取工具对互连与供电网络做精细建模，评估线电阻和线电容对延迟与功耗的影响。
基于构建的单元库和 RC 模型，对代表性的逻辑块（如 Cortex-M0）进行时序分析和 Fmax 评估。
采用 iso-performance 或 iso-power 条件对比 N2 NS 与 A7 CFET 方案在块级 PPA 上的差异。
Experimental Method
依托 A7 CFET 工艺设计规则，构建一套完整的 3.5T CFET 标准单元库，包括多种驱动能力和功能单元。
采用工业级综合与布局布线流程，将 Cortex-M0 等 IP 映射到 CFET 库与 N2 NS 库上，获得真实的布线和时序结果。
通过版图后仿真提取 RC 并进行时序签核，确认在考虑所有寄生后 PPA 的实际表现。
Sim–Exp Relation
仿真得到的延迟与功耗趋势与 CFET/N2 器件级性能差异相符，说明器件到电路的建模链路较为准确。
BEOL RC 优化带来的 Fmax 提升在块级仿真与版图后仿真中均有体现，表明互连优化对 CFET PPA 贡献显著。
面积缩放比例与标准单元实际版图结果基本一致，验证了 3.5T CFET 模板在布局效率上的优势。
Key Results & Conclusion
在等效性能条件下，A7 3.5T CFET 块级设计相较于 N2 nanosheet 可实现约 46% 的面积缩减。
通过优化 BEOL 结构和供电网络，可在保持功耗不变的前提下进一步获得约 7% 的频率提升。
引入 hDR 单元后，在不牺牲时序的情况下，整体 cell 面积可进一步减少约 11%。
结果表明，在充分 DTCO 的前提下，CFET 的器件结构优势可以在块级设计中被有效“兑现”。
2-4 Block-Level Design Optimization for Sub-100-nm Cell Height Libraries with Stacked Transistor
第一作者：Nick Lanzillo（IBM Research / Samsung）
添加图片注释，不超过 140 字（可选）
Summary Table
研究类型 | sub-100 nm cell height 堆叠晶体管逻辑库的块级优化 |
研究目标 | 在极端 cell height（<100 nm）条件下，仍然实现可布线、可签核、具备竞争力 PPA 的逻辑库 |
器件 / 结构 | 采用堆叠 nanosheet 与背面供电（backside power）架构的 4T/5T/双高度（double-height）/低功耗/XC-enabled 多分档逻辑库 |
关键工艺特征 | 背面供电网络与前端栅极结构解耦、堆叠通道形成、金属栅与接触结构优化 |
技术节点范围 | 以约 80 nm cell height 为代表的未来极限缩放节点，对标 10A 级 PPA 水平 |
仿真与工具 | 全流程数字 EDA（逻辑综合、布局布线、时序签核）结合 RC 提取和功耗分析 |
核心性能指标 | 块级最大频率（Fmax）、面积、动态功耗、短路功耗、布线拥挤度与拥塞热点 |
应用场景 | 高密度逻辑 IP（如 CPU 核、GPU 前端控制逻辑、NPU 控制/调度单元等） |
主要技术挑战 | 在高度压缩的 cell height 下布线资源受限，时序收敛与供电完整性变得更困难 |
核心贡献 | 展示了在 sub-100 nm cell height 条件下，通过多档库与特殊结构（如 XC-enabled）仍可实现可用的块级 PPA |
Innovation
构建了一套 cell height 约 80 nm 的逻辑库，并系统评估其在块级设计中的可布线性与 PPA。
引入多档逻辑库（4T/5T/低功耗/双高度/XC-enabled），使得在给定工艺平台内可以按应用需求进行灵活组合。
采用背面供电网络，将电源线与信号线解耦，缓解前端金属层的布线压力。
通过 XC-enabled 单元结构改善关键路径延迟，弥补极端缩放带来的驱动能力下降。
Simulation Method
利用工业标准综合与布局布线流程，在同一工艺假设下分别基于不同库构建代表性逻辑块。
对各库对应的设计进行时序签核，提取关键路径延迟与最大工作频率。
使用功耗分析工具计算动态功耗与静态功耗，评估不同库在面积–功耗–性能上的权衡。
通过布线拥塞分析工具检查在 80 nm cell height 下的布线热点和金属层利用率。
Experimental Method
虽以仿真与 EDA 流程为主，但所有库的设计规则与假设均基于实际堆叠 nanosheet + 背面供电的工艺数据。
对各库的布线结果进行版图后仿真 RC 提取，以获得更准确的时序与功耗结果。
Sim–Exp Relation（仿真与实验对应）
库级 PPA 结果与堆叠 nanosheet 器件提供的驱动能力与电容特性相匹配，说明从器件到库的抽象较为准确。
背面供电在模拟中的供电 IR-drop 与时序结果合理，验证其在缓解前端布线压力方面的预期效果。
Key Results & Conclusion（关键结果与结论）
经过优化的 5T 库在块级可达到与 10A 目标相当的 PPA 水平，为极端 cell height 下的设计提供了可行性证明。
高性能（HP）库相对基准库可实现超过 10% 的 Fmax 提升，适合性能敏感路径使用。
XC-enabled 单元在保持面积相对可控的前提下，有效弥补了缩放导致的驱动能力损失。
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DTCO丨IEDM2025-DTCO专题（一）
