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从零点亮 Zynq-7000：我在 Vivado 2018.3 上踩过的坑、绕过的弯，和最终跑通的最小系统
去年接手一个国产化替代项目，客户指定用 Xilinx Zynq-7000 + Vivado 2018.3 ——不是因为新，恰恰是因为“老”。它稳定、文档全、IP 支持成熟，很多工业板卡的 BSP 和量产固件都基于这个版本。但现实很快给我上了一课：在 2024 年回过头去调通一个“最简系统”，远比想象中更像一场考古。
UART 不出数据、LED 死活不亮、SDK 编译报ps7_init undefined、烧录后串口直接哑火……这些问题背后，没有玄学，只有三个关键词：时钟没配对、地址没对齐、引脚没绑死。今天我就带你用最朴实的方式，把这套“Zynq 最小系统”从原理到烧录，一竿子捅到底。
先说清楚：什么才算“最小系统”？
别被“最小”二字骗了。它不是只接个晶振+电源就能跑起来的 MCU。Zynq-7000 的“最小”，是满足可调试、可通信、可控制外设三要素的底线组合：
- PS 层：双核 Cortex-A9 能启动，UART0 可收发（哪怕只是打印 “Hello”）；
- PL 层：至少一个 AXI GPIO 控制 LED 或读取按键；
- 连接层：AXI GP0 总线打通，地址映射清晰，XDC 约束精准到 pin；
- 工具链：Vivado 生成 bitstream，SDK 成功加载 bare-metal 应用，JTAG 可单步调试。
少了其中任何一环，你就还在“接近成功”的悬崖边上。
Zynq7 Processing System：别把它当黑盒，要懂它怎么“醒过来”
你拖进 Block Design 的那个蓝色图标，叫processing_system7_0，但它绝不是个静态封装。它是整个系统的“心脏起搏器”——上电那一刻，FSBL 就靠它内置的一套寄存器配置流程，把 CPU、DDR、时钟、MIO 全部拉起来。
而Vivado 2018.3 的关键陷阱就藏在这里：它的 PS IP 默认不生成完整的ps7_init.c，除非你手动点开 Clock Configuration 页面，勾上那个不起眼的Use Default Frequency。
为什么？因为这个选项决定 FSBL 是否执行ps7_init_data.c中的时钟初始化代码段。不勾？CPU 主频就是 0，DDR 控制器没配，MIO 复用没生效——你看到的是一片寂静。
所以我的第一行 Tcl 不是加 IP，而是先锁住它：
set ps [get_ips processing_system7_0] set_property -dict {CONFIG.PS7__USE__DEFAULT__FREQUENCY {1}} $ps接着才是时钟：
# FCLK_CLK0 是给 PL 用的主时钟，必须显式使能并设周期（单位 ns） set_property -dict {CONFIG.PS7__FPGA_FCLK__ENABLE {1} \ CONFIG.PS7__FPGA_FCLK__PERIOD {10.000}} $ps注意：10.000是周期（ns），对应 100 MHz。别写成频率值，Vivado 会静默忽略。
再来看 MIO。UART0 默认走 MIO[14:13]，但如果你没在 GUI 里点开 PS 配置 → I/O Peripherals → UART 0 → 勾选 Enable，并指定 IO Type = MIO，那uart_rxd_0和uart_txd_0就只是两个悬空的 net，不会自动绑定到 PS 硬核。Tcl 写法如下：
set_property -dict {CONFIG.PS7__UART__PERIPHERAL__ENABLE {1} \ CONFIG.PS7__UART__PERIPHERAL__IO {MIO 13 .. 14}} $ps顺序很重要：MIO 13 是 TX，14 是 RX。反了，你的串口就永远只能发不能收。
AXI Interconnect：别信“Auto Assign”，地址得自己盯
很多人以为点一下Run Connection Automation，再点Auto Assign Address，地址就万事大吉。错。Vivado 2018.3 的地址分配有个隐藏规则：它按 IP 添加顺序分配基地址，且默认以 64KB（0x10000）为粒度对齐。
这意味着：如果你先加了 AXI GPIO，它占了0x41200000；后来又加了个 AXI UART Lite，它可能被分到0x41210000——看着没问题。但一旦你删掉中间某个 IP，再重新 Auto Assign，地址就可能变成0x41200000和0x41200000重叠！SDK 编译时宏定义冲突，运行时访问直接超时。
我现在的做法很土，但极可靠：
- Block Design 完成后，右键 AXI Interconnect →
Edit Address； - 手动清空所有 Slave 地址；
- 按需填写，严格保证：
- Base Address 是 64KB 对齐（末四位为 0）；
- Range ≥ 实际所需（AXI GPIO 默认 64KB 足够，AXI DMA 可能要 1MB）；
- 地址段之间留足间隙（比如0x41200000,0x41220000,0x41240000）；
| Device | Base Address | Range | 备注 |
|---|---|---|---|
| axi_gpio_0 | 0x41200000 | 0x10000 | 控制 LED/按键 |
| axi_uartlite_0 | 0x41220000 | 0x10000 | 避免与 GPIO 地址相邻 |
然后点Validate Addresses—— 如果提示冲突，立刻回头检查。别跳过这一步。
SDK 里你会用到这些宏：
#include "xparameters.h" #define LED_BASEADDR XPAR_AXI_GPIO_0_BASEADDR #define UARTLITE_BASEADDR XPAR_AXI_UARTLITE_0_BASEADDR它们来自xparameters.h，而这个文件，正是由你刚才确认的地址表自动生成的。地址错了，宏就废了。
XDC 文件：不是“可选附件”，是硬件落地的唯一契约
新手最容易犯的错误：综合通过、实现通过、生成 bitstream 成功，烧进去却没反应。原因？XDC 里漏了一行set_property PACKAGE_PIN。
Zynq 的 MIO 引脚，比如 UART0 的 TX/RX，物理上固定在 BGA 封装的某几个焊球上（例如 Zybo Z7 是 AB12/AB11）。你不告诉 Vivado “这个信号必须走到 AB12”，它就会当成普通 PL 信号，随机分给某个未使用的 PL 引脚——结果就是 PS 的 UART 根本没连出去。
所以 XDC 第一件事，永远是锁 MIO：
# UART0 MIO（强制！不可省略） set_property PACKAGE_PIN AB12 [get_ports {uart_rxd_0}] set_property PACKAGE_PIN AB11 [get_ports {uart_txd_0}] set_property IOSTANDARD LVCMOS33 [get_ports {uart_rxd_0 uart_txd_0}] # 系统主时钟（差分 LVDS） set_property PACKAGE_PIN Y10 [get_ports sys_clk_p] set_property PACKAGE_PIN Y9 [get_ports sys_clk_n] set_property IOSTANDARD DIFF_HSTL_I_12 [get_ports {sys_clk_p sys_clk_n}] set_property DIFF_TERM TRUE [get_ports sys_clk_p] create_clock -name sys_clk -period 10.000 -waveform {0 5} [get_ports sys_clk_p]注意两点：
DIFF_TERM TRUE必须加在p端，n端不加；create_clock的-waveform {0 5}表示 0–5ns 高电平，5–10ns 低电平，即 50% 占空比。缺了它，时序分析会报满屏No clock found。
至于 PL 侧的 LED 和按键，我习惯加上物理注释：
# LED0 → W17 (Zybo Z7 Rev.B) set_property PACKAGE_PIN W17 [get_ports {led_0}] set_property IOSTANDARD LVCMOS33 [get_ports {led_0}] # BTN0 → U18 (active low) set_property PACKAGE_PIN U18 [get_ports {btn_0}] set_property IOSTANDARD LVCMOS33 [get_ports {btn_0}]这样下次换板子，一眼就知道哪行要改。
真正跑起来：从 bitstream 到 SDK 的闭环验证
我推荐一个极简但有效的验证路径：
- Vivado 中
Generate Bitstream完毕后，不要急着 Export Hardware； - 先打开
Open Hardware Manager→Open Target→Program Device，把 bitstream 下进去； - 然后
File → Export → Export Hardware，务必勾选Include bitstream； Launch SDK，新建 Application Project，选Hello World；- 在
helloworld.c里加两行：
#include "xgpio.h" XGpio Gpio; int main() { init_platform(); // 初始化 GPIO（假设你 AXI GPIO 的通道 0 是输出） XGpio_Initialize(&Gpio, XPAR_AXI_GPIO_0_DEVICE_ID); XGpio_SetDataDirection(&Gpio, 1, 0x0); // 通道1设为输出 print("Hello from Zynq!\r\n"); XGpio_DiscreteWrite(&Gpio, 1, 0x1); // 点亮 LED0 sleep(1); XGpio_DiscreteWrite(&Gpio, 1, 0x0); // 熄灭 cleanup_platform(); return 0; }如果串口有输出、LED 有闪烁，恭喜，你的最小系统闭环了。
如果没反应？别猜。打开 Hardware Manager，连上 JTAG，右键Program Device后，立刻点Run as → Launch on Hardware (System Debugger)。它会自动加载 elf，停在main()开头——你可以单步，看XGpio_Initialize返回值是不是 0，看XGpio_DiscreteWrite地址是不是你 XDC 里写的那个W17对应的寄存器偏移。
这才是真正的“可调试”。
最后几句掏心窝的话
Zynq 不是 FPGA + ARM 的简单拼接，它是两个世界在硅片上的妥协与协作。PS 的启动流程、PL 的时序收敛、AXI 的地址语义、XDC 的物理映射——每层都有一套自己的规则，而 Vivado 2018.3 的特殊性在于：它把这些规则藏得有点深，又没完全藏住。
所以我不建议你死记硬背参数，而是建立三个检查清单：
✅时钟清单：FCLK_CLK0 使能了吗？周期对吗？ps7_init里有没有Xil_Out32(0xF8000100, ...)这类寄存器写？
✅地址清单：Interconnect 地址表导出的xparameters.h和 SDK 里#include的是否一致？XPAR_AXI_GPIO_0_BASEADDR的值，和你在Edit Address里填的一样吗？
✅引脚清单：XDC 里PACKAGE_PIN的每一个值，是否和你手头开发板的原理图一一对应？UART 的 TX 是不是真的焊在 AB12 上？
做完这三件事，剩下的，就是把代码写对、把线焊牢、把耐心留足。
如果你也在用 Vivado 2018.3 调 Zynq，或者刚被ps7_init折磨得怀疑人生——欢迎在评论区聊聊你卡在哪一步。有时候，一个set_property的位置，真能救半天命。
