零基础也能看懂的PCB布线底层逻辑：不是画线，是在导引电磁波
你有没有遇到过这样的场景？
一块刚打回来的板子，功能逻辑全对，但USB 3.0死活握手失败；示波器一接CLK信号，满屏振铃像心电图；DDR眼图窄得只剩一条缝，误码率高到系统根本无法启动……
调试三天，最后发现——问题出在一根6 mil宽、没加泪滴、旁边紧挨着电源线的2 cm长走线上。
这不是玄学，是电磁场在铜箔上真实发生的物理行为。而PCB布线规则，本质上就是一套把麦克斯韦方程组翻译成工程师能执行的制造指令的语言。
我们不讲“应该怎么做”，先说清楚：为什么非得这么做？
走线宽度：你以为在调线宽，其实是在调“光速下的电压电流比”
很多人以为线宽只是怕烧断——那是低频思维。在GHz频段，线宽的第一使命，是控制特征阻抗 Z₀。
Z₀ 不是电阻，而是信号沿传输线传播时，瞬时电压与瞬时电流的比值（Z₀ = V⁺/I⁺）。它由分布参数决定：单位长度电感 L 和单位长度电容 C，即 Z₀ = √(L/C)。
而线宽 W，正是撬动 L 和 C 的核心杠杆：
- W 变窄 → 导体截面积↓ → 单位长度电感 L ↑（磁场更集中）
- W 变窄 → 导体与参考平面间有效面积↓ → 单位长度电容 C ↓（电场耦合减弱）
→ 结果：Z₀ = √(L/C) 显著上升
用一个实测案例说明它的敏感度：
在标准FR-4（εᵣ=4.3）、介质厚4 mil、1 oz铜厚下，要实现50 Ω单端阻抗，理论线宽是6.5 mil。
但如果蚀刻偏差导致实际只有6.0 mil？Z₀会跳到56 Ω；
若做到7.0 mil？Z₀跌至44 Ω。
对应反射系数 Γ = (Zₗ − Z₀)/(Zₗ + Z₀)，假设负载开路（Zₗ = ∞），那么：
- Z₀ = 50 Ω → Γ = 1.0（全反射，但相位一致）
- Z₀ = 56 Ω → Γ ≈ 0.058 → 回波损耗 RL ≈ 24.7 dB
- Z₀ = 44 Ω → Γ ≈ −0.064 → RL ≈ 23.9 dB
看起来差别不大？错。在PCIe Gen4（16 GT/s）中，这个Γ带来的第一次反射叠加在主信号边沿上，就会吃掉0.15 UI的眼高余量——而整个链路预算通常只留0.2 UI给互连恶化。
更隐蔽的是热效应。IPC-2152不是摆设：
- 10 mil / 1 oz线，在70℃温升下只能扛0.5 A；
- 但如果你把它用在3.3 V / 2 A的PMIC输出路径上？实测温升会冲到110℃以上，加速铜
