从状态图到FPGA：手把手带你实现Mealy序列检测器
你有没有遇到过这样的情况——明明写好了Verilog代码，烧进FPGA却发现输出不对？或者仿真时波形跳来跳去，就是抓不到那个关键的“1”？
别急，这很可能是因为你在设计状态机时，漏掉了几个关键细节。今天我们就以一个经典的“110”序列检测器为例，带你完整走一遍Mealy状态机的设计全流程。不是照搬课本公式，而是像工程师一样思考：从一张草图开始，一步步推导逻辑、编码实现、再到实际电路落地。
整个过程不讲空话，只讲实战中真正用得上的东西。读完你会发现，原来状态机并不神秘，它就是一个有记忆的“条件判断器”。
为什么选Mealy？响应快的背后代价是什么？
在数字系统里，状态机是控制逻辑的“大脑”。而说到状态机，就绕不开两个名字：Mealy和Moore。
它们最大的区别在哪？
- Moore机：输出只看当前状态，就像一个固执的人，“我现在是什么样，我就说什么话”。
- Mealy机：输出既看状态又看输入，像个反应灵敏的助手，“你现在提什么要求，我立刻给你回应”。
听起来Mealy更聪明，对吧？确实如此。比如我们要检测一串数据流中的“110”，一旦最后这个‘0’到来，Mealy可以马上输出高电平，不需要等到下一个时钟周期更新状态后再输出——这就是所谓的即时响应优势。
但天下没有免费的午餐。
由于Mealy的输出直接依赖输入信号，如果输入线上有毛刺或延迟不一致，就可能在不该出“1”的时候冒出一个短暂脉冲（glitch）。这种异步行为，在同步系统中是个隐患。
所以设计前就得想清楚：
我是要速度，还是要稳定？
如果你的应用允许一点延迟换来的可靠性，那Moore更合适；但如果追求高效压缩状态、快速反馈，那就上Mealy。
实战第一步：画出你的思维导图——状态转移图怎么画才不翻车？
我们任务很明确：检测串行输入x中是否出现“110”序列，一旦完整匹配，立即输出z=1。
先别急着写代码！打开草稿纸，动手画张状态图。
状态划分：每一步都在“记笔记”
我们可以把状态理解为“当前记住的信息”：
- S0：啥都没收到，清零待命；
- S1：刚收到一个‘1’；
- S2：连续收到了两个‘1’（即“11”）；
- S3：等到了关键的‘0’，构成“110”，触发输出。
注意！S3不是一个持久状态，它只是个“瞬间动作点”。检测完成后，要回到哪里？这里有两种策略：
- 非重叠模式：检测完立刻归零，防止重复计数 → 回S0；
- 重叠模式：允许“11010”中的“10”作为下一次“110”的开头 → 回S1。
本文采用非重叠检测，简化设计。
构建状态转移图
x=1 x=1 x=0/z=1 [S0] ---> [S1] ---> [S2] ----------------> [S3] ---> [S0] ^ | ↖ ↑ | +---------------+--------------+ | x=0 或 x=1 (z=0) | +---------------------------------------+边上的标注格式是：输入 / 输出
举个例子：
- S2 → S3：输入x=0，输出z=1 → 标为0/1
- S0 → S1：输入x=1，还没完成，输出z=0 → 标为1/0
- S1 → S1：又来了个‘1’，仍是单个‘1’的状态，继续等待 →1/0
这张图就是你后续所有工作的蓝图。只要它没错，后面哪怕推导复杂些，终归能对得上。
第二步：给状态起“二进制名字”——状态编码的艺术
现在状态还是字母符号（S0~S3），FPGA可不认识这些。我们必须把它变成二进制码。
4个状态，最少需要2位表示。常见的编码方式有三种：
| 编码方式 | 示例（S0~S3） | 特点 |
|---|---|---|
| 二进制编码 | 00, 01, 10, 11 | 节省资源，但解码复杂 |
| 格雷码 | 00, 01, 11, 10 | 相邻状态仅一位变，低功耗 |
| 独热码 | 0001, 0010, 0100, 1000 | 每个状态独占一位，速度快 |
重点来了：在FPGA上做实验，推荐用独热码！
虽然它用了4个触发器而不是2个，但现代FPGA中寄存器多的是，反而是组合逻辑越简单越好。独热码的优势在于：
- 状态判别只需一根线（如Q[2]==1 表示S2）
- 减少LUT级联，提升时序性能
- 易于调试，仿真时一眼看出当前状态
不过为了和教科书接轨、也便于手动化简，我们这里仍使用二进制编码：
- S0 = 2’b00
- S1 = 2’b01
- S2 = 2’b10
- S3 = 2’b11
第三步：真值表出炉！把图画成表格
接下来要把图形信息转化为机器可处理的数据——构建状态转移表。
| 当前状态 (Q1 Q0) | 输入 x | 下一状态 (Q1+ Q0+) | 输出 z |
|---|---|---|---|
| 00 (S0) | 0 | 00 | 0 |
| 00 (S0) | 1 | 01 | 0 |
| 01 (S1) | 0 | 00 | 0 |
| 01 (S1) | 1 | 10 | 0 |
| 10 (S2) | 0 | 11 | 1 |
| 10 (S2) | 1 | 01 | 0 |
| 11 (S3) | 0 | 00 | 0 |
| 11 (S3) | 1 | 01 | 0 |
看到最后一行了吗？S3无论输入什么都回到S0或S1，因为我们不允许重叠检测。
这个表就是我们的“真相来源”，后面所有逻辑都得按它来。
第四步：卡诺图化简——让门电路更简洁
有了真值表，下一步是求出下一状态和输出的布尔表达式。
我们用卡诺图来进行化简。变量是 Q1, Q0, x —— 共三个变量，8格卡诺图。
输出 z 的卡诺图
| Q1\Q0x | 00 | 01 | 11 | 10 |
|---|---|---|---|---|
| 0 | 0 | 0 | 0 | 0 |
| 1 | 0 | 0 | 0 | 1 |
只有当 Q1=1, Q0=0, x=0 时 z=1 → 对应状态S2且输入为0
所以：
$$
z = Q1 \cdot \overline{Q0} \cdot \overline{x}
$$
下一状态 Q1+
| Q1\Q0x | 00 | 01 | 11 | 10 |
|---|---|---|---|---|
| 0 | 0 | 1 | 0 | 0 |
| 1 | 0 | 0 | 0 | 1 |
化简得：
$$
Q1^+ = Q1 \cdot \overline{Q0} \cdot \overline{x} + Q0 \cdot x
$$
下一状态 Q0+
同理可得：
$$
Q0^+ = \overline{Q1} \cdot \overline{Q0} \cdot x + Q1 \cdot \overline{x}
$$
这些表达式可以直接用于门级电路设计，也可以作为RTL代码的参考依据。
第五步：Verilog实现——两段式写法才是工业标准
很多人写状态机喜欢一段式（把状态转移和输出全塞进时序块），但那样容易产生锁存器或组合环路，不利于综合和时序收敛。
正确的做法是：两段式结构
module mealy_detector( input clk, input rst_n, // 低电平复位 input x, output reg z ); reg [1:0] current_state, next_state; // 参数定义状态编码 parameter S0 = 2'b00, S1 = 2'b01, S2 = 2'b10, S3 = 2'b11; // 时序逻辑：状态更新 always @(posedge clk or negedge rst_n) begin if (!rst_n) current_state <= S0; else current_state <= next_state; end // 组合逻辑：状态转移 + Mealy输出 always @(*) begin case(current_state) S0: begin if (x) begin next_state = S1; z = 0; end else begin next_state = S0; z = 0; end end S1: begin if (x) begin next_state = S2; z = 0; end else begin next_state = S0; z = 0; end end S2: begin if (x) begin next_state = S1; // 连续三个1？回到S1 z = 0; end else begin next_state = S3; z = 1; // 成功检测到110 end end S3: begin // 检测完成，无论x为何值，回到初始路径 if (x) begin next_state = S1; z = 0; end else begin next_state = S0; z = 0; end end default: begin next_state = S0; z = 0; end endcase end endmodule关键点解析：
- 两段分离：时序块只负责状态切换，组合块负责决策和输出，清晰且易综合；
- Mealy输出在组合块内：
z受current_state和x共同影响，体现其本质特征； - default分支保安全：防止因未知状态导致死锁，提高鲁棒性；
- 支持异步复位：确保上电可靠进入S0；
- 无锁存器风险：每个条件都有赋值，避免latch inference。
常见坑点与调试秘籍
即使代码看起来没问题，也可能跑不出预期结果。以下是新手常踩的几个坑：
❌ 坑1：忘了加默认状态
没有default分支，综合工具可能会生成锁存器，导致不可预测行为。
✅解决方法：Always add adefaultcase.
❌ 坑2：使用阻塞赋值错误
在组合逻辑块中混用=和<=，会造成时序混乱。
✅法则：组合逻辑用=，时序逻辑用<=
❌ 坑3：输入信号未同步
外部按键或传感器信号若直接接入状态机，可能引发亚稳态。
✅建议：关键输入先打两拍同步再处理
reg x_sync1, x_sync2; always @(posedge clk) begin x_sync1 <= x; x_sync2 <= x_sync1; end // 使用 x_sync2 作为内部信号✅ 秘籍：仿真时重点关注这三个时刻
- 复位释放瞬间：确认是否正确进入S0；
- 输入变化边沿后：观察输出是否符合Mealy特性（立即变化）；
- 序列完成点：检查z是否刚好在一个周期内为高。
它能用在哪？不只是课堂作业那么简单
你以为这只是个教学实验？其实Mealy状态机早已潜伏在各种真实系统中。
应用场景举例：
🔹 按键识别（短按/长按）
- 输入：原始KEY信号
- 状态：IDLE → PRESS_CONFIRM → LONG_PRESS_TIMER
- 输出：short_click_pulse / long_press_flag
- Mealy优势：满足长按阈值时立刻置标志位，无需额外状态
🔹 I²C总线START/STOP检测
- 输入：SDA和SCL的电平变化
- 输出：start_detected / stop_detected 脉冲
- 利用Mealy机制，在特定跳变沿即时响应
🔹 UART帧头同步
- 接收端通过Mealy机识别连续‘0’（起始位），启动采样定时器
写在最后：掌握状态机，你就掌握了数字系统的灵魂
我们从一个简单的“110”检测需求出发，经历了：
- 功能分析 → 状态划分 → 图形建模 → 编码转化 → 表格归纳 → 公式化简 → 代码实现 → 调试优化
这一整套流程，正是数字系统设计的核心范式：“自顶向下，逐层细化”。
当你下次面对一个新的控制任务时，不妨问自己：
- 它有几个不同的工作阶段？→ 对应多少状态？
- 输出是否需要根据输入即时变化？→ 决定用Mealy还是Moore？
- 是否存在边界异常？→ 加default、做同步、防毛刺
这些问题的答案，自然会引导你写出稳健可靠的硬件逻辑。
如果你正在准备课程实验、FPGA项目或者求职笔试，不妨动手把这段代码敲一遍，加上testbench跑个仿真。你会发现，那些曾经抽象的概念， suddenly become real。
欢迎在评论区分享你的实现截图或遇到的问题，我们一起debug到底！
