以下是对您提供的技术博文进行深度润色与工程化重构后的版本。整体遵循“去AI痕迹、强人话表达、重实战逻辑、轻模板结构”的原则，彻底摒弃引言/总结式套路，以一位资深高速PCB工程师在项目复盘会上的口吻娓娓道来——既有真实踩坑细节，也有底层原理拆解；既讲清楚“怎么做”，更说透“为什么必须这么干”。
差分走线不是拉两根线：我在FPGA视频板上被LVDS逼疯又重生的真实经历
去年做一款工业级FPGA视频采集卡，支持Camera Link HS（1.6 Gbps/lane）和SLVS-EC（2.4 Gbps/lane），共16对差分信号从传感器进FPGA，再甩到连接器输出。板子一出来，眼图全糊，误码率高得离谱，连最基础的800 Mbps LVDS测试都过不了。示波器抓波形，发现P/N两路信号到达时间差了快15 ps，抖动大得像心电图；频谱仪一扫，3 GHz附近EMI峰值直接爆表——-42 dBm，远超CISPR 32 Class A限值。
当时真以为是FPGA IO配置错了，反复查UG571、UG903，改驱动强度、预加重、终端电阻……折腾两周毫无起色。直到把PCB叠层图打出来，用HyperLynx跑了个简单TDR仿真，才意识到：问题不在芯片，而在那几毫米宽的铜箔上。
后来我们一条规则一条规则地抠，把布线重做三遍，最终量产良率达到99.2%。今天就拿这个项目当麻雀，不讲虚的，只聊四个最要命的差分布线动作——它们不是教科书里的“应该”，而是产线上血淋淋的“必须”。
等长？别光看数字，先搞懂它在惩罚什么
很多人以为“等长”就是让P/N两条线长度差≤5 mil。错。这是结果，不是原因。
真正该盯的是时间偏差Δt。因为接收器不认“长度”，只认“时刻”。LVDS接收器靠P-N电压差判决，如果P比N晚到66 ps（对应1 mm长度差），那原本方正的差分边沿就被拉斜了——上升沿变缓、下降沿拖尾，有效摆率掉30%，眼高直接砍掉1/4。
我们在第一版PCB里，为绕开BGA焊球，给一对L
