1 前言
在FPGA数字系统设计中，我们常常需要一个能够自动循环输出的数据源，例如DDS波形发生器、测试激励产生器或固定模式的查表模块。本文介绍一种非常精简的纯硬件实现方案：利用Xilinx Block Memory Generator IP配合一个自由运行的地址计数器，构造一个无限循环的10000深度×11位有符号数的数据流发生器。文章将详细分析该模块的功能点、创新点，并力求让每一位读者都能轻松理解其工作原理与设计优势。
2 模块功能
该模块实现的功能非常简单清晰：
- 从一块预先初始化好数据的Block RAM中，按地址递增顺序不断读取数据；
- 地址从0累加到9999后自动回绕到0，形成周期为10000个时钟的无限循环；
- 输出数据宽度为11位有符号数（补码表示，可表示 -1024 ~ +1023）；
- 支持同步复位：复位有效时地址回零，输出清零，释放复位后从地址0开始重新播放。
对外接口一览：
| 端口名 | 方向 | 位宽 | 说明 |
|---|---|---|---|
i_clk | 输入 | 1 | 系统时钟 |
i_rst | 输入 | 1 | 同步复位，高有效 |
o_dout | 输出 | 11 | 有符号数据输出，与时钟同步 |
3 核心设计与代码解析
3.1 地址发生器
reg [13:0] r_addra; // 14位，可计数到16383，满足10000需求 always @(posedge i_clk or posedge i_rst) begin if (i_rst) r_addra <= 14'd0; else begin if (r_addra == 14'd9999) r_addra <= 14'd0; // 达到上限后归零，实现循环 else r_addra <= r_addra + 14'd1; end end地址计数器是典型的模10000加法器，每个时钟周期加1，到达9999的下一个周期翻转为0。这种纯计数方式不需要状态机，结构最简，资源占用极少。
3.2 Block RAM读取与输出流水线
blk_mem_gen_0 blk_mem_gen_0 ( .clka (i_clk), .rsta (i_rst), // 使用复位让RAM输出清零（需IP支持） .addra (r_addra), .douta (w_douta), .rsta_busy () ); always @(posedge i_clk or posedge i_rst) begin if (i_rst) ro_dout <= 11'd0; else ro_dout <= w_douta; // 寄存器锁存，提高时序性能 end assign o_dout = ro_dout;Block RAM配置为同步读模式：在时钟上升沿，给入地址r_addra，对应的数据w_douta会在下一个时钟周期才有效。为此我们增加了一级输出寄存器ro_dout，这样做有两个明显好处：
- 输出的
o_dout直接来自触发器，消除了组合逻辑毛刺，对后级电路友好； - 时序路径被分割，系统最大运行频率更高。
注意：由于流水线延迟，复位释放后的第一个有效数据出现在第2个时钟周期（地址0对应的数据）。这是一种设计取舍，但完全不影响循环输出数据的完整性。
3.3 复位处理的细节
本设计将外部复位i_rst同时连接到地址计数器和Block RAM的rsta端口。当rsta有效时（需要IP核使能复位功能），RAM的数据输出会被强制清零，同时地址被清零，输出寄存器也被清零。这种全局复位方式确保了系统状态可控，任何时刻都可干净地从头开始播放数据。
4 创新点提炼
尽管这是一个看似简单的模块，但在工程实践中却蕴含着诸多巧妙的设计思想：
无需CPU干预的纯硬件循环
所有控制逻辑仅由一个加法器和一个比较器实现，没有状态机跳转，无软件参与。对于需要周期性激励的应用，它上电即自动运行，可靠性和实时性极佳。无间隙地址回绕
判断r_addra == 14'd9999时归零，使得地址序列为0,1,2,...,9999,0,1,...，整个播放过程完全连续，无时钟周期的浪费，不丢数、不重复。流水线输出寄存器 —— 隐藏的“创新点”
很多初学者会将Block RAM的douta直接引出作为模块输出，这会导致输出路径上有一段组合逻辑和走线延迟，容易成为时序瓶颈。本设计刻意添加ro_dout寄存器，用一级触发器换取时序收敛，这种“打拍”设计是成熟FPGA工程师的常用手法，值得每位学习者养成习惯。可灵活裁剪的通用架构
只需修改9999比较值和地址寄存器位宽，就能适应任意深度的ROM；改变Block RAM的初始化数据，就能生成任意波形或模式。可以说，它是一个参数化的“硬件播放器”模板，复用价值极高。
5 功能仿真验证
为帮助读者理解时序行为，这里给出一个简化的仿真示意图（设深度为4，便于绘图）：
时钟: _|~|_|~|_|~|_|~|_|~|_ 复位: ~~~~~~~~~~|____________ r_addra: x 0 | 1 | 2 | 3 | 0 | w_douta: x | D0 | D1 | D2 | D3 | D0 o_dout : 0 | D0 | D1 | D2 | D3- 复位期间，地址和输出被强制清零；
- 复位释放后第一个时钟沿，地址变为0，
w_douta得到地址0对应的数据D0； - 再下一个时钟沿，
o_dout更新为D0，地址同时加1变为1； - 之后每个时钟周期，输出数据跟随地址递增而变化，直到地址翻转为0，无限循环。
6 应用场景举例
- 任意波形发生器（AWG）：将正弦、三角波或自定义波形存入ROM，即可输出周期信号；
- 固定测试激励：产生已知序列送给下游算法模块，验证功能；
- LED呼吸灯/电机运动曲线：通过修改ROM数据，轻松实现复杂的亮度或速度曲线；
- 通信训练序列：循环发送固定的同步码或导频序列。
7 总结
本文剖析了一个基于Block Memory Generator的循环数据发生器完整设计。它利用计数器+ROM+输出寄存器的极简结构，实现了10000点数据的无缝循环播放。设计中蕴含的流水线思想、纯硬件自主运行、同步复位管理等技巧，不仅让模块本身稳定高效，也为读者提供了可复用的FPGA设计方法。
读者可以在此基础上，将地址发生器的模值、数据位宽、输出流水线级数等参数化，封装成一个通用IP，在日后的项目中随取随用。希望这篇博客能帮助大家更深入地理解Block RAM的使用和时序设计。
完整Verilog代码：
`timescale 1ns / 1ps module tops ( input i_clk, input i_rst, output signed [10:0] o_dout ); reg [13:0] r_addra; reg signed [10:0] ro_dout; wire signed [10:0] w_douta; assign o_dout = ro_dout; blk_mem_gen_0 blk_mem_gen_0 ( .clka (i_clk), .rsta (i_rst), .addra (r_addra), .douta (w_douta), .rsta_busy () ); always @(posedge i_clk or posedge i_rst) begin if (i_rst) begin r_addra <= 14'd0; end else begin if (r_addra == 14'd9999) begin r_addra <= 14'd0; end else begin r_addra <= r_addra + 14'd1; end end end always @(posedge i_clk or posedge i_rst) begin if (i_rst) begin ro_dout <= 11'd0; end else begin ro_dout <= w_douta; end end endmodule提示：使用该代码前，需通过Vivado等工具生成一个深度≥10000、数据宽度11位的单端口Block Memory，并正确配置复位选项。
