MPC823通信处理器：BRG与SCC模块原理、配置与驱动开发实战-洪萨配资

1. MPC823通信处理器模块：核心通信引擎概览

在嵌入式通信和工业控制领域，一个稳定、灵活且高效的串行通信子系统往往是整个设备稳定运行的基石。MPC823作为一款经典的通信处理器，其内置的通信处理器模块（CPM）集成了强大的串行通信能力，而其中的波特率发生器（BRG）与串行通信控制器（SCC）则是实现这一能力的核心硬件。对于从事嵌入式底层驱动开发、通信协议栈移植或工业网关设计的工程师而言，透彻理解这两个模块的工作原理、配置细节以及它们之间的协同机制，是解决实际通信问题、优化系统性能的关键。这不仅仅是阅读数据手册，更是将芯片手册中的方块图和寄存器描述，转化为实际可运行、可调试代码的必经之路。本文将从一个资深嵌入式开发者的视角，深入拆解MPC823的波特率发生器和串行通信控制器，不仅告诉你它们“是什么”，更着重剖析“为什么”要这样设计，以及在实际项目中“如何”正确配置和避坑。

2. 波特率发生器深度解析：从时钟源到精准波特率

波特率发生器，顾名思义，其核心任务就是为串行通信提供精确的时钟基准。在MPC823的CPM中，集成了四个独立且功能相同的BRG（部分早期版本为两个），它们就像四个高度可编程的“时钟厨师”，能够根据配方（寄存器配置）将原始的“食材”（输入时钟）加工成我们需要的“菜肴”（特定频率的通信时钟）。

2.1 架构与工作原理：一个可编程分频器的艺术

MPC823的BRG本质上是一个高度灵活的可编程分频链。其核心架构可以分解为几个关键部分：时钟源选择、预分频器、12位计数器以及输出路由逻辑。

首先，时钟源的选择决定了“食材”的品质。BRG支持三种时钟源：内部专用的BRGCLK、外部引脚CLK2或CLK4。BRGCLK是由MPC823内部时钟合成器专门为通信模块生成的时钟，稳定性高，是大多数应用的首选。而CLK2/CLK4这两个外部引脚则提供了极大的灵活性，允许你使用一个与系统主频无关的外部晶振来产生通信时钟，这在需要特定、非标准波特率或要求时钟高度独立的场合非常有用。例如，在一个多协议网关中，你可以用一个外部时钟源同时驱动多个BRG，为不同的通信接口（如RS-232、RS-485）产生各自所需的精确波特率，完全不受CPU主频变化的影响。

选定时钟源后，信号会经过一个可选的16倍预分频器（DIV16）。这个开关的作用非常关键：当系统主频很高（比如25MHz），而我们需要的波特率很低（比如300bps）时，如果直接对高频时钟进行分频，12位计数器（最大分频比4096）可能无法得到足够低的分频值。此时，启用DIV16，先将时钟频率除以16，再进行后续分频，就能轻松产生低波特率时钟。这好比先用大刀粗切，再用小刀细雕，使得分频范围大大扩展。

接下来是核心的12位可编程计数器。它由CD[0:11]这12个比特位控制，分频值N = CD + 1。也就是说，编程写入CD的值，实际分频比是（CD+1）。当计数器递减到0时，会触发BRG输出时钟的翻转，并自动重载CD值，开始下一个周期。这种设计保证了输出时钟的占空比始终为50%，无论分频值是奇数还是偶数。对于偶数值，翻转发生在输入时钟的下降沿；对于奇数值，则交替发生在下降沿和上升沿。这是一个精妙的硬件设计，确保了时钟信号的规整性。

最后，生成的时钟信号可以被路由到三个目的地：内部的“时钟银行”以供SCC或SMC使用；通过BRGOx引脚输出到外部；或者送入自动波特率检测逻辑。特别需要注意的是，只有BRG1和BRG2的输出（BRGO1, BRGO2）可以驱动到外部引脚，BRG3和BRG4的输出仅供内部使用，这在硬件设计连接时需要留意。

2.2 关键寄存器配置：BRGCx详解

对BRG的编程完全通过对四个BRGCx（x=1~4）寄存器进行。这是一个32位内存映射寄存器，但实际有效控制位集中在高16位。

EXTC (Bits 18-19): 外部时钟选择。00选择内部BRGCLK，01选择CLK2引脚，10选择CLK4引脚。这是配置的第一步，决定了BRG的“原料”来源。
DIV16 (Bit 17): 预分频使能。0表示旁路（除以1），1表示使能（除以16）。是否需要启用，取决于你的系统时钟频率和目标波特率。一个简单的判断方法是：先用目标波特率反推所需分频比，如果计算出的CD值大于4095（0xFFF），则必须启用DIV16。
CD (Bits 20-31): 12位时钟分频器。这是计算的核心，写入值 = 所需分频比 - 1。例如，需要分频比为260，则CD应写入259（0x103）。
ATB (Bit 16): 自动波特率使能。这是MPC823的一个亮点功能。当设置为1时，BRG会监测对应SCC的RXDx引脚，通过测量起始位的宽度来自动计算并设置CD和DIV16值，实现波特率自动匹配。这在需要与未知设备通信的场合（如调试终端）极其有用。
EN (Bit 15): BRG计数使能。1启动，0停止。可用于动态关闭BRG以降低功耗。
RST (Bit 14): 软件复位。写1会产生一个与硬件复位相同的效果，复位后BRG禁用，BRGOx输出高电平。

配置流程与计算示例：假设系统BRGCLK为3.6864MHz（这是一个非常常见的频率，因为它能被许多标准波特率整除），我们需要为UART配置9600bps的波特率，且UART工作在16倍过采样模式。

计算所需BRG输出频率：UART波特率时钟 = 目标波特率 × 过采样倍数 = 9600 × 16 = 153.6 kHz。
计算总分频比：总分频比 = 输入频率 / 输出频率 = 3.6864MHz / 153.6kHz = 24。
判断是否使用DIV16：分频比24远小于4096，因此DIV16应设为0（除以1）。
计算CD值：CD = 分频比 - 1 = 24 - 1 = 23 (0x17)。
寄存器配置：因此，BRGCx寄存器的高16位应配置为：EXTC=00,ATB=0,CD=23,DIV16=0。

注意：手册中提到，进行动态波特率更改（即运行时修改BRGCx寄存器）时，两次修改之间的间隔必须大于两个BRG输入时钟周期。在代码中，修改寄存器后最好加入一小段延时（例如几个NOP指令）以确保稳定。

2.3 自动波特率功能实战

自动波特率（Autobaud）功能极大地简化了主机与未知速率从机的对接过程。其工作流程如下：

准备阶段：首先，需要将对应的SCC配置为UART模式，并且将其发送和接收时钟分频率（GSMR_L中的TDCR和RDCR字段）设置为16倍模式。这是自动波特率功能正常工作的前提。
启动测量：将BRGCx中的ATB位置1。此后，BRG会开始监视RXDx引脚，等待一个下降沿（起始位开始）。
测量与计算：一旦检测到起始位，BRG内部的自动波特率控制逻辑会精确测量该低电平的持续时间（即起始位宽度）。基于这个时间测量和已知的输入时钟频率，硬件会自动计算出正确的分频比，并直接改写BRGCx寄存器中的CD和DIV16字段。
软件干预：由于在高波特率下可能存在测量误差，硬件改写后的波特率可能并非精确的标准值（例如得到56600而非57600）。因此，当自动波特率锁定后，对应的SCC事件寄存器（SCCE-UART）中的AB位会被置位，并可能产生中断。你必须在中断服务程序中，读取硬件计算出的CD值，然后根据标准波特率表，将其修正为最接近的标准值（如57600对应的CD值），并重新写入BRGCx寄存器。这个过程必须尽快完��，最好在第一个字符完全接收之前，否则后续字符可能因波特率不匹配而错乱。
验证：通常，自动波特率协议要求发送端先发送一个特定的已知字符（如‘A’或‘a’）。接收端在完成波特率锁定和修正后，会接收这个字符。软件可以验证接收到的字符是否为预期值，以确认自动波特率成功。

实操心得：在实际使用中，自动波特率功能对起始位的波形质量要求较高。如果信号存在毛刺或失真，可能导致测量失败。建议在使能自动波特率前，确保通信线路已稳定，并考虑在软件中加入超时和重试机制。例如，启动自动波特率后，设置一个定时器，如果在一定时间内未收到AB中断，则判定失败，尝试下一个可能的常用波特率进行轮询。

3. 串行通信控制器全景透视：多协议支持的瑞士军刀

如果说BRG是提供节奏的鼓手，那么串行通信控制器（SCC）就是演奏旋律的乐手。MPC823提供了两个强大的SCC（SCC2和SCC3），每个都可以独立配置，支持多达八种不同的通信协议，堪称嵌入式通信的“瑞士军刀”。

3.1 SCC核心架构与数据流

SCC的架构设计体现了高度的模块化和灵活性。其核心可以看作是两个对称的、由DMA驱动的数据通道：接收通道和发送通道。数据通过U-Bus（连接CPM RISC内核和内部存储器的总线）与系统内存交换，而协议处理、编码解码、时钟恢复等任务则由SCC内部的专用硬件逻辑完成。

协议处理引擎：这是SCC的核心，根据GSMR_L中的MODE字段，硬件逻辑会被配置为处理特定协议的数据帧结构。例如，在HDLC模式下，硬件会自动插入/删除标志位（0x7E），进行零比特插入/删除，并计算/校验CRC。
数字锁相环（DPLL）：用于从接收到的数据流中恢复出同步时钟，支持NRZ、NRZI、FM0、FM1、曼彻斯特、差分曼彻斯特等多种编码方式。这对于同步通信（如HDLC）至关重要。
缓冲描述符与FIFO：SCC采用基于缓冲描述符（Buffer Descriptor）的DMA机制。CPU在内存中准备好一组描述符，每个描述符指向一个数据缓冲区，并设置好控制信息（如数据长度、是否就绪等）。SCC的DMA控制器会自动遍历这些描述符，将接收到的数据存入缓冲区，或将待发送的数据从缓冲区取出。深度的FIFO（32字节）在此起到了平滑数据流、降低CPU中断频率的作用。
时钟与引脚控制：每个SCC的收发时钟可以独立选择，来源可以是四个BRG之一，也可以是四个外部时钟引脚（TCLK, RCLK）。这种灵活性允许发送和接收采用不同的时钟源，适应全双工通信中两端设备时钟独立的需求。

3.2 通用模式寄存器（GSMR）配置精要

GSMR（General SCC Mode Register）是控制SCC行为的“总司令部”，分为高32位（GSMR_H）和低32位（GSMR_L）。其配置项繁多，需要根据协议仔细选择。

GSMR_H关键位解析：

TCRC (Bits 16-17)：透明模式CRC选择。仅在TTX/TRX使能的完全透明模式下有效。可以选择CCITT CRC-16、CRC-16或IEEE 802.3的CRC-32。注意：即使在此选择了CRC类型，最终是否在帧尾添加CRC，是由发送缓冲描述符中的控制位决定的。这提供了极大的灵活性，你可以在透明模式下发送不带CRC的原始数据。
TRX/TTX (Bits 18, 19)：透明接收/发送使能。这两个位提供了协议混合运行的惊人灵活性。例如，你可以将MODE设置为UART，但将TRX设为1。这样，发送器按照UART协议工作（添加起始/停止位），而接收器则工作在完全透明模式，直接接收原始比特流，无视UART帧结构。这在对接一些非标准设备时非常有用。
CDP/CTSP (Bits 20, 21)：载波检测/清除发送脉冲模式。在常规“包络模式”下，CTSx/CDx信号必须在整个帧传输/接收期间保持有效。而在“脉冲模式”下，只需要在帧开始前给出一个有效的脉冲，SCC就会锁存这个状态，直到帧结束。这简化了对某些老式调制解调器信号的控制逻辑。
RFW (Bit 25)：接收FIFO宽度。这是性能与延迟的权衡。0表示32位宽，高性能模式，攒够32位（4字节）才写入内存，适用于HDLC、以太网等面向比特的协议。1表示8位宽，低延迟模式，每收到一个字节就写入内存，必须用于UART等面向字符的协议，否则会出现错误。
TFL (Bit 24)：发送FIFO长度。0为正常的32字节深度；1则缩减为1字节。设置为1字节会极大增加CPU中断频率，严重牺牲吞吐量，仅用于对发送延迟极其敏感、且数据量极小的特定字符型协议场景，需谨慎使用。

GSMR_L关键位解析：

TDCR/RDCR (Bits 8-9, 16-17)：发送/接收时钟分频率。这对UART模式至关重要，决定了过采样倍数（8x, 16x, 32x）。通常两者设为相同的值。16x是最常用的设置，在波特率容错性和采样精度间取得平衡。如果使用DPLL进行时钟恢复（如同步协议），则根据编码方式选择（NRZ/NRZI用1x，曼彻斯特等可用更高倍数以提高分辨率）。
TPL/TPP (Bits 4-6, 7-8)：发送前导码长度与模式。前导码是在数据帧正式开始前发送的一串固定比特模式，用于帮助接收端的时钟恢复电路（DPLL）快速锁定。例如，在以太网模式下，通常选择48位（6字节）长度、交替的“10”模式（即0xAA…）。
RENC/TENC (Bits 18-20, 21-23)：接收解码/发送编码方式。这决定了SCC如何解释或生成线路上的物理信号。NRZ是最简单的“高电平为1，低电平为0”。曼彻斯特编码则在每个比特中间都有跳变，便于时钟提取。必须根据物理层规范准确设置。
DIAG (Bits 24-25)：诊断模式。这是调试和测试的利器。
- 01：本地环回模式。发送器的输出直接内部连接到接收器的输入，忽略外部RXDx引脚。用于测试SCC本身和驱动软件是否正常，无需外部连接。
- 10：自动回声模式。接收到的数据位，在接收时钟驱动下，直接被发送器发送出去。CTSx信号被忽略。可用于简单的线路测试。
- 11：环回与回声模式。两者结合。
ENR/ENT (Bits 26, 27)：接收/发送使能。这是开启SCC数据收发的最终开关。重要提示：在动态禁用SCC（例如进入低功耗模式）时，不能简单地清除ENR/ENT。必须遵循特定序列：先发送STOP TRANSMIT命令，等待发送完全停止；再发送GRACEFUL STOP TRANSMIT命令；最后才能清除ENT。接收端类似，需要先发出ENTER HUNT MODE命令并关闭所有接收缓冲描述符（BD），再清除ENR。否则可能导致DMA状态机挂起或数据丢失。

3.3 协议模式选择与配置要点

通过GSMR_L的MODE字段，可以将SCC配置为多种协议。每种协议都有其特定的参数RAM需要配置。

UART模式：最常用的异步串行模式。需要设置TDCR/RDCR为16x（或8x/32x），RFW必须设为1（8位FIFO宽度）。参数RAM中需要配置数据位数、停止位数、奇偶校验等。MPC823的UART支持自动波特率，需与BRG的ATB功能配合使用。
HDLC模式：高级数据链路控制，一种面向比特的同步协议。广泛应用于X.25、帧中继等。需要配置地址字段、��制字段、CRC类型（在GSMR_H的TCRC中选择）。HDLC模式性能最高，在25MHz系统时钟下，全双工速率可达8Mbps。
透明模式：在此模式下，SCC不添加任何帧结构，只是简单地收发原始比特流。可以通过TTX/TRX位独立配置收发器。常用于传输��密数据或私有协议。可以配合SYNC字段实现基于特定同步字符的帧同步。
以太网模式：SCC2和SCC3均支持10Mbps的以太网/IEEE 802.3。需要外接以太网物理层芯片（PHY）。配置时，TPL需设置为48位（6字节），TPP设置为重复“10”模式以生成正确的以太网前导码。注意：MPC823的SCC不支持内置CAM，因此MAC地址过滤等功能需由软件实现。

避坑指南：时钟配置冲突：一个常见的陷阱是时钟源配置冲突。例如，你将SCC的发送时钟源设置为BRG2，却在软件中禁用了BRG2的计数（EN=0），或者错误地配置了BRG2的分频值，导致发送时钟不工作。同样，如果使用外部时钟引脚，必须确保该引脚已正确配置为时钟输入功能，而非通用GPIO。在初始化SCC前，务必先确认其时钟源（BRG或外部引脚）已就绪并输出正确频率。

4. 从寄存器到代码：UART驱动实现实战

理解了原理和寄存器，最终要落地到代码。我们以实现一个最简单的UART查询式发送/接收函数为例，展示如何操作这些硬件模块。

4.1 硬件初始化流程

配置引脚复用：首先，需要通过端口寄存器的设置，将对应的TXDx、RXDx引脚功能从通用IO切换到SCC的串行功能。对于MPC823，这通常涉及操作Port A或Port B的引脚分配寄存器（PAPAR, PBPAR等）和方向寄存器（PADIR, PBDIR）。
初始化BRG：假设我们使用SCC2的UART，并选择BRG2作为其时钟源。计算所需波特率对应的CD值（如前文示例），配置BRGC2寄存器（设置EXTC, CD, DIV16，并确保EN=1, RST=0）。
配置SCC2协议模式：将GSMR_L的MODE字段设置为UART模式。同时，必须设置TDCR和RDCR为10（16x模式），RFW为1（8位FIFO宽度）。
配置SCC2参数RAM：UART模式有自己专用的参数RAM区域，需要设置：
- 数据字符长度（通常8位）。
- 停止位长度（1位或2位）。
- 奇偶校验模式（无、奇校验、偶校验）。
- 可能还需要设置接收缓冲区描述符表的基地址。
使能SCC2：最后，将GSMR_L中的ENR（接收使能）和ENT（发送使能）位置1。此时，SCC2的UART功能就准备就绪了。

4.2 数据收发示例代码（伪代码风格）

以下是一个基于缓冲描述符（BD）机制的查询式发送函数核心逻辑。MPC823的CPM使用BD来管理数据缓冲区，BD中包含了数据缓冲区的地址、长度、状态和控制信息。

// 假设已正确定义了BD表和相关寄存器地址 typedef struct buffer_descriptor { uint16_t status; // 状态控制字 uint16_t length; // 数据长度 uint8_t* data; // 指向数据缓冲区的指针 } BD_t; // SCC2 发送BD表基址 (位于双口RAM中) volatile BD_t* scc2_tx_bd_ptr = (BD_t*)CPM_SCC2_TX_BD_BASE; void uart_send_string(const char* str) { volatile BD_t* bd = scc2_tx_bd_ptr; int len = strlen(str); // 步骤1: 等待上一个BD发送完成（Ready位为0表示硬件正在处理或已完成） // 在查询方式下，我们通常等待当前BD空闲后再配置下一个。 // 实际中断方式中，此检查不同。 while (bd->status & BD_TX_READY) { // 忙等待或任务切换 } // 步骤2: 准备数据缓冲区（这里简单起见，假设str地址可直接使用） // 实际项目中，可能需要从内存池分配或使用静态缓冲区 // 步骤3: 配置当前BD bd->data = (uint8_t*)str; // 设置数据地址 bd->length = len; // 设置数据长度 // 设置状态字：就绪(Ready) | 最后一个BD(Wrap) | 可能需要的其他标志（如CRC） bd->status = BD_TX_READY | BD_TX_WRAP; // 步骤4: 触发发送（对于SCC，配置好BD并置位Ready后，硬件会自动开始DMA传输） // 无需额外命令，硬件检测到BD就绪即开始。 // 步骤5: (可选) 如果是单BD或需要等待发送完成，可以再次循环等待Ready位清零 while (bd->status & BD_TX_READY) { // 等待发送完成 } }

接收函数类似，但需要轮询接收BD的状态字，检查BD_RX_EMPTY位是否被硬件清除（表示有数据到达），然后从BD指向的缓冲区读取数据，最后软件需要将该BD的状态字重新置为BD_RX_EMPTY，并将其返还给硬件以准备接收下一帧数据。

4.3 中断服务程序框架

查询方式效率低，实际项目多用中断。以接收中断为例：

初始化：配置CPM中断控制器，使能SCC2的接收中断。在SCC2的参数RAM中设置好接收BD环。
中断发生：当SCC2接收FIFO中的数据达到阈值，或一个帧接收完成时，会触发接收中断。

ISR处理：

void SCC2_Rx_ISR(void) { volatile BD_t* bd = scc2_rx_bd_current; // 指向当前活动的接收BD // 循环处理所有已满的BD while (!(bd->status & BD_RX_EMPTY)) { // 1. 从 bd->data 读取 bd->length 字节的数据 process_received_data(bd->data, bd->length); // 2. 检查错误位 (bd->status 中的 CRC错误、溢出错误等) if (bd->status & BD_RX_ERROR_MASK) { handle_rx_error(bd->status); } // 3. 将此BD返还给硬件：清除所有状态位，仅设置EMPTY和WRAP（如果是最后一个） uint16_t new_status = BD_RX_EMPTY; if (bd_is_last_in_ring) { // 判断是否为BD环的最后一个 new_status |= BD_RX_WRAP; } bd->status = new_status; // 4. 移动到下一个BD bd = get_next_rx_bd(bd); } // 5. 清除CPM中断控制器中SCC2的接收中断挂起位 clear_interrupt_pending(SCC2_RX_INT); }

关键点：中断服务程序必须高效。避免在ISR中进行复杂的内存分配、长时间计算或阻塞操作。通常只是将数据拷贝到安全环缓冲区，并通知上层任务处理。

5. 高级应用与调试技巧

5.1 多协议共存与资源分配

MPC823的两个SCC和四个BRG是系统级资源。在设计多通信接口的系统时（例如，一个SCC用作以太网，另一个用作HDLC路由器，第三个UART用于调试），需要精心规划：

BRG分配：为每个需要独立波特率的异步接口（如UART）分配独立的BRG。同步接口（如HDLC）若时钟由对方提供，则可能不需要BRG，直接使用外部时钟引脚即可。
引脚冲突：SCC2和SCC3的某些功能引脚是复用的。例如，SCC2的某些引脚可能与以太网管理接口（MII）或另一个串行接口冲突。必须在系统初始化时，通过端口寄存器和SIU模块的配置，统一规划好所有外设的引脚功能。
内存与BD管理：CPM的双口RAM空间有限，需要为每个激活的SCC合理分配参数RAM和BD表空间。BD环的大小需要权衡：环太小容易溢出，环太大浪费内存且可能增加遍历时间。

5.2 性能优化要点

FIFO与中断阈值：虽然SCC的FIFO深度固定，但可以通过设置接收缓冲描述符的长度来间接控制中断频率。对于高速数据流（如以太网），使用较大的缓冲区（如1520字节的MTU）和多个BD，让硬件DMA攒够一整个帧再产生一次中断，能极大降低CPU负载。
时钟与数据时序：在高速同步通信（如>8Mbps的HDLC）时，注意GSMR_L中的TCI（发送时钟反转）位。启用它可以让数据在TCLK上升沿后更早地出现在引脚上，为接收端提供更充裕的建立时间，改善时序裕量。
透明模式下的低延迟：如果对透明模式的接收延迟极其敏感，可以尝试将RFW设为1（8位FIFO），但这会牺牲吞吐量。务必进行实测，权衡利弊。

5.3 常见问题排查实录

在实际开��中，通信不通是最常见的问题。下面是一个系统化的排查清单：

现象	可能原因	排查步骤
完全无数据收发	1. SCC未使能（ENR/ENT为0）。 2. 时钟源未配置或未激活。 3. 引脚复用错误。 4. 缓冲描述符（BD）未初始化或状态错误。	1. 检查GSMR_L的ENR/ENT位。 2. 用示波器测量BRGOx或TCLK/RCLK引脚是否有时钟输出。 3. 核对端口寄存器的配置，确认TXD/RXD功能已开启。 4. 检查BD表基址是否正确写入SCC参数RAM，且第一个BD的`READY`(Tx)或`EMPTY`(Rx)位已正确设置。
能发不能收，或能收不能发	1. 收发时钟配置不一致或错误。 2. 仅使能了发送或接收一端。 3. 对方设备故障或接线错误（RX/TX交叉）。	1. 确认TDCR和RDCR设置相同（异步模式）或符合协议要求（同步模式）。 2. 检查ENR和ENT位。 3. 使用环回模式（DIAG=01）测试，如果环回正常，则问题在外部链路。
数据错乱（乱码）	1. 波特率不匹配。 2. 数据格式（数据位、停止位、奇偶校验）不匹配。 3. 线路干扰或电平不标准。	1. 双发计算并核对BRG的CD值，用示波器测量位宽度验证波特率。 2. 核对双方UART参数设置（数据位、停止位、奇偶校验）。 3. 检查电平转换电路，测量信号波形质量。
自动波特率失败	1. SCC未配置为UART 16x模式。 2. 起始位波形差（毛刺、上升/下降沿过缓）。 3. 发送的测试字符不是‘A’或‘a’（或其ASCII码不符合要求）。	1. 确认GSMR_L中MODE=UART，且TDCR=RDCR=10 (16x)。 2. 用示波器观察RXD引脚上的起始位信号质量。 3. 确认发送端发送的是单个字符‘A’（0x41）或‘a’（0x61）。
HDLC/同步通信CRC错误	1. 双方CRC多项式选择不一致（CCITT vs CRC-16）。 2. 数据在传输中受到干扰。 3. 零比特插入/删除逻辑不一致（仅HDLC）。	1. 核对GSMR_H中的TCRC字段或协议参数RAM中的CRC设置。 2. 检查物理链路，尝试降低波特率看是否改善。 3. 确认双方都使能了HDLC的帧标志（0x7E）和零比特插入功能。