从零构建FPGA万年历：Verilog状态机设计与闰年算法的艺术

从零构建FPGA万年历：Verilog状态机设计与闰年算法的艺术

第一次接触FPGA万年历设计时，我被那个看似简单却暗藏玄机的需求震撼到了——如何让一块芯片准确追踪时间流动，甚至跨越百年？这不仅仅是简单的计数器堆叠，而是一场数字逻辑与天文历法的完美邂逅。本文将带你深入FPGA万年历的核心设计，从状态机架构到闰年算法的硬件实现，用Verilog代码演绎时间的魔法。

1. 时间维度分解：从秒到年的状态跃迁

设计万年历本质上是在构建一个六级状态机系统。每一级状态都严格遵循"满即归零，高位进一"的规则，但各状态的进位条件却大相径庭：

// 秒计数器示例（60进制） always @(posedge clk or negedge rst_n) begin if (!rst_n) begin sec_units <= 4'd0; sec_tens <= 3'd0; end else if (cnt_en) begin // 每秒一个脉冲 if (sec_units == 4'd9) begin sec_units <= 4'd0; sec_tens <= sec_tens + 1; end else begin sec_units <= sec_units + 1; end if (sec_tens == 3'd5 && sec_units == 4'd9) begin sec_tens <= 3'd0; min_pulse <= 1'b1; // 触发分钟进位 end end end

时间单位的进位关系构成一个严密的金字塔结构：

关键细节：在Quartus的RTL Viewer中观察，优化后的状态机应该呈现清晰的层次结构，避免出现复杂的组合逻辑路径。使用寄存器打拍可以改善时序特性。

2. 闰年算法的硬件实现艺术

格里高利历的闰年规则看似简单，但转化为硬件逻辑却需要精妙设计。核心判断逻辑可以浓缩为以下Verilog代码：

// 闰年判断模块 module leap_year( input [15:0] year, output reg is_leap ); always @(*) begin if (year % 400 == 0) is_leap = 1'b1; else if (year % 100 == 0) is_leap = 1'b0; else if (year % 4 == 0) is_leap = 1'b1; else is_leap = 1'b0; end endmodule

硬件实现时需要考虑除法器的资源消耗。对于FPGA设计，可以采用更高效的判断方法：

// 优化后的闰年判断（避免使用除法器） wire [1:0] year_mod4 = year[1:0]; wire [7:0] year_mod100 = year[7:0]; wire [11:0] year_mod400 = year[11:0]; assign is_leap = (year_mod400 == 12'd0) ? 1'b1 : (year_mod100 == 8'd0) ? 1'b0 : (year_mod4 == 2'd0) ? 1'b1 : 1'b0;

各月份天数处理是另一个设计难点，建议采用查找表方式实现：

// 月份天数查找表 always @(*) begin case (month) 4'd1, 4'd3, 4'd5, 4'd7, 4'd8, 4'd10, 4'd12: days_in_month = 5'd31; 4'd4, 4'd6, 4'd9, 4'd11: days_in_month = 5'd30; 4'd2: days_in_month = is_leap ? 5'd29 : 5'd28; default: days_in_month = 5'd31; endcase end

3. 状态机的层次化设计策略

采用模块化设计将不同时间单位的状态机分离，通过使能信号实现级联控制：

顶层架构图 ┌─────────┐ ┌─────────┐ ┌─────────┐ │ 秒模块 │───▶│ 分模块 │───▶│ 时模块 │ └─────────┘ └─────────┘ └─────────┘ │ ▼ ┌─────────┐ ┌─────────┐ │ 日模块 │───▶│ 月模块 │ └─────────┘ └─────────┘ │ ▼ ┌─────────┐ │ 年模块 │ └─────────┘

关键信号连接示例：

// 模块间使能信号生成 assign min_en = (sec == 6'd59) && cnt_en; assign hour_en = (min == 6'd59) && min_en; assign day_en = (hour == 5'd23) && hour_en; assign month_en = (day == days_in_month) && day_en; assign year_en = (month == 4'd12) && month_en;

在Quartus中综合后，通过RTL Viewer检查状态机是否按预期优化。良好的设计应该显示清晰的流水线结构，关键路径延迟不超过时钟周期的70%。

4. 时间设置与按键消抖实现

机械按键需要消抖处理，这里给出典型的Verilog消抖实现：

module debounce( input clk, input button, output reg button_db ); reg [19:0] cnt; reg button_prev; always @(posedge clk) begin button_prev <= button; if (button != button_prev) cnt <= 20'd1_000_000; // 20ms@50MHz else if (cnt != 0) cnt <= cnt - 1; button_db <= (cnt == 0) ? button_prev : button_db; end endmodule

时间设置功能的状态机设计：

// 时间设置状态机 localparam MODE_NORMAL = 2'b00; localparam MODE_SET_SEC = 2'b01; localparam MODE_SET_MIN = 2'b10; localparam MODE_SET_HOUR = 2'b11; always @(posedge clk or negedge rst_n) begin if (!rst_n) begin set_mode <= MODE_NORMAL; end else if (set_btn_press) begin set_mode <= set_mode + 1; if (set_mode == MODE_SET_HOUR) set_mode <= MODE_NORMAL; end end // 根据设置模式选择递增对象 always @(posedge clk) begin if (inc_btn_press) begin case (set_mode) MODE_SET_SEC: sec <= (sec == 6'd59) ? 6'd0 : sec + 1; MODE_SET_MIN: min <= (min == 6'd59) ? 6'd0 : min + 1; MODE_SET_HOUR: hour <= (hour == 5'd23) ? 5'd0 : hour + 1; endcase end end

5. 数码管显示与模式切换

多位数码管显示需要动态扫描，这里给出典型的扫描逻辑：

// 数码管扫描计数器 reg [2:0] scan_cnt; always @(posedge clk) begin scan_cnt <= scan_cnt + 1; if (scan_cnt == 3'd5) scan_cnt <= 3'd0; end // 数码管数据选择 always @(*) begin case (scan_cnt) 3'd0: seg_data = (mode) ? year[3:0] : hour[3:0]; 3'd1: seg_data = (mode) ? year[7:4] : hour[6:4]; 3'd2: seg_data = (mode) ? month[3:0] : min[3:0]; 3'd3: seg_data = (mode) ? month[7:4] : min[6:4]; 3'd4: seg_data = (mode) ? day[3:0] : sec[3:0]; 3'd5: seg_data = (mode) ? day[7:4] : sec[6:4]; endcase end // 数码管位选信号 always @(*) begin seg_sel = 6'b111111; seg_sel[scan_cnt] = 1'b0; end

6. 时钟分频与低功耗设计

精确的秒脉冲生成是计时基础，50MHz时钟分频示例：

// 50MHz -> 1Hz分频 reg [25:0] clk_div; reg sec_pulse; always @(posedge clk or negedge rst_n) begin if (!rst_n) begin clk_div <= 26'd0; sec_pulse <= 1'b0; end else begin if (clk_div == 26'd49_999_999) begin clk_div <= 26'd0; sec_pulse <= 1'b1; end else begin clk_div <= clk_div + 1; sec_pulse <= 1'b0; end end end

对于低功耗设计，可以添加时钟门控：

// 时钟门控示例 wire gated_clk = clk & (~idle_mode); always @(posedge gated_clk) begin // 仅在非空闲模式下触发逻辑 end

7. 验证策略与调试技巧

构建自动化测试平台验证闰年过渡：

// 闰年边界测试用例 initial begin // 非闰年2月28日23:59:59 -> 3月1日 year = 16'd2023; month = 4'd2; day = 5'd28; hour = 5'd23; min = 6'd59; sec = 6'd59; #1000; if (day != 5'd1 || month != 4'd3) $display("Non-leap year transition error!"); // 闰年2月29日23:59:59 -> 3月1日 year = 16'd2024; month = 4'd2; day = 5'd29; #1000; if (day != 5'd1 || month != 4'd3) $display("Leap year transition error!"); end

实际调试中发现，当状态机层级过深时容易出现时序违例。解决方法包括：

1. 对长路径添加寄存器打拍
2. 将组合逻辑判断改为流水线结构
3. 使用Quartus的Optimization Advisor分析关键路径

// 路径优化示例：添加流水线寄存器 reg day_carry_dly; always @(posedge clk) begin day_carry_dly <= (day == days_in_month); month_en <= day_carry_dly && day_en; end

在完成所有功能验证后，建议进行为期48小时的连续运行测试，特别关注：

• 23:59:59到00:00:00的过渡
• 月末最后一天到月初第一天的过渡
• 2月28/29日到3月1日的过渡
• 闰年与非闰年的自动识别