从零构建ZYNQ的DMA数据高速公路：AN108模块的AXI-Stream实战解析

从零构建ZYNQ的DMA数据高速公路：AN108模块的AXI-Stream实战解析

在嵌入式系统设计中，数据的高速传输一直是工程师们面临的重大挑战。当涉及到FPGA与处理器的协同工作时，如何构建高效的数据通道尤为关键。本文将深入探讨基于Xilinx ZYNQ平台的DMA与AXI-Stream接口协同设计，通过AN108模块的ADC数据流处理案例，详细解析如何构建从PL（可编程逻辑）到PS（处理系统）的高效数据传输通道。

1. ZYNQ DMA架构与AXI-Stream基础

ZYNQ芯片的独特之处在于它将ARM处理系统（PS）与FPGA可编程逻辑（PL）集成在单一芯片上。这种架构为高性能数据流处理提供了理想平台，但同时也带来了数据传输效率的挑战。

**DMA（直接内存访问）**技术是解决这一挑战的关键。它允许外设直接与内存交换数据，无需CPU介入。在ZYNQ中，DMA控制器分为两种类型：

• PS内置的硬核DMA控制器
• PL中使用的软核AXI DMA IP

AXI-Stream（AXIS）协议则是Xilinx专为高速数据流设计的总线协议，具有以下显著特点：

• 无地址空间概念，基于数据流传输
• 支持背压机制（TREADY/TVALID握手）
• 可选的TLAST信号标记数据包边界
• 数据宽度可配置为8/16/32/64/128/256/512/1024位

在AN108模块的应用场景中，ADC采集的数据需要通过DMA传输到PS端内存，而AXI DMA IP核的接口正是AXI-Stream形式。这就需要在PL端设计一个能够将ADC数据转换为AXI-Stream格式的接口模块。

2. AN108模块硬件设计解析

AN108模块是一款8位高速ADC/DAC模块，在本案例中我们主要利用其ADC功能。模块核心参数如下：

在Vivado中的硬件设计需要解决几个关键问题：

2.1 时钟域交叉处理

ADC工作时钟（adc_clk）通常与AXI-Stream接口时钟（M_AXIS_CLK）不同频，需要跨时钟域同步。本设计采用Xilinx的XPM库实现异步FIFO：

xpm_fifo_async #( .CDC_SYNC_STAGES(2), // 同步级数 .FIFO_WRITE_DEPTH(1024), // FIFO深度 .WRITE_DATA_WIDTH(8), // 写数据位宽 .READ_DATA_WIDTH(8), // 读数据位宽 .READ_MODE("std") // 标准读模式 ) xpm_fifo_async_inst ( .rst(~adc_rst_n), .wr_clk(adc_clk), .wr_en(adc_buf_wr), .din(adc_buf_data), .rd_clk(M_AXIS_CLK), .rd_en(adc_buf_rd), .dout(M_AXIS_tdata), .empty(empty) );

2.2 AXI DMA IP核配置

AXI DMA IP核的配置对性能有决定性影响。本案例采用Scatter/Gather模式，关键配置参数如下：

• 基本配置：

  • 使能Scatter Gather引擎
  • 使能写通道（S2MM）

• 内存映射接口：

  • 数据宽度：64位（匹配ZYNQ HP接口位宽）

• 流接口：

  • 数据宽度：8位（匹配ADC分辨率）

• 高级配置：

  • 最大突发长度：256
  • 对齐模式：非对齐允许

配置完成后，DMA IP核将自动生成M_AXI_SG接口用于描述符链表管理。

3. 自定义AXI-Stream IP设计

由于ADC模块需要将数据发送到DMA，而AXI DMA IP核的接口形式为AXI-Stream，我们需要创建一个自定义IP核实现ADC数据到AXI-Stream协议的转换。该IP核需要实现以下功能：

1. AXI4-Lite从接口：用于PS配置控制寄存器
2. ADC数据采集逻辑：采样时钟域的数据捕获
3. AXI-Stream主接口：将数据以流形式发送到DMA

关键状态机设计如下：

typedef enum { IDLE, WAIT_FOR_LENGTH, SAMPLE_DATA, WAIT_FIFO_NOT_FULL, SEND_DATA } state_t; always @(posedge aclk or negedge aresetn) begin if (!aresetn) begin state <= IDLE; sample_count <= 0; end else begin case (state) IDLE: if (start_reg) begin state <= WAIT_FOR_LENGTH; sample_count <= length_reg; end WAIT_FOR_LENGTH: if (length_reg > 0) state <= SAMPLE_DATA; SAMPLE_DATA: if (adc_valid) begin fifo_wr_en <= 1; if (sample_count == 1) state <= IDLE; else sample_count <= sample_count - 1; end WAIT_FIFO_NOT_FULL: if (!fifo_full) state <= SAMPLE_DATA; SEND_DATA: if (M_AXIS_TREADY && M_AXIS_TVALID) begin if (M_AXIS_TLAST) state <= IDLE; end endcase end end

4. Scatter/Gather DMA模式详解

Scatter/Gather（S/G）是DMA的高级工作模式，相比Simple DMA有以下优势：

1. 灵活的内存管理：可以将数据分散存储在不同物理地址
2. 高效的数据组织：支持链表式描述符管理
3. 自动任务链：多个传输任务可自动链接执行

4.1 描述符结构设计

在S/G模式下，每个传输任务由一个描述符（Descriptor）定义。本案例采用的描述符结构如下：

其中CONTROL寄存器关键位定义：

• EOF（位31）：标记是否为最后一个描述符
• SOF（位30）：标记是否为第一个描述符
• Length（位25:0）：传输数据长度（字节）

4.2 DMA初始化流程

在Vitis中的DMA初始化代码示例：

int XAxiDma_Initial(u16 DeviceId, u16 IntrId, XAxiDma *AxiDma, XScuGic *Intc) { XAxiDma_Config *CfgPtr; // 查找DMA配置 CfgPtr = XAxiDma_LookupConfig(DeviceId); if (!CfgPtr) return XST_FAILURE; // 初始化DMA引擎 if (XAxiDma_CfgInitialize(AxiDma, CfgPtr) != XST_SUCCESS) return XST_FAILURE; // 检查Scatter Gather模式 if (!XAxiDma_HasSg(AxiDma)) { xil_printf("Device configured as Simple mode\n"); return XST_FAILURE; } // 使能中断 XAxiDma_IntrEnable(AxiDma, XAXIDMA_IRQ_ALL_MASK, XAXIDMA_DEVICE_TO_DMA); // 设置中断 if (SetupIntrSystem(Intc, AxiDma, IntrId) != XST_SUCCESS) return XST_FAILURE; return XST_SUCCESS; }

4.3 描述符链表构建

构建描述符链表的典型过程：

int CreateBdChain(u32 *BdRing, u16 BdCount, u32 TotalByteLen, u8 *DmaBuffer) { u32 BdAddr = (u32)BdRing; u32 BufferAddr = (u32)DmaBuffer; u32 BytesPerBd = TotalByteLen / BdCount; for (int i = 0; i < BdCount; i++) { // 设置下一个描述符地址 u32 NextBdAddr = (i == BdCount - 1) ? BdAddr : (BdAddr + BD_SIZE); Xil_Out32(BdAddr + NXTDESC_OFFSET, NextBdAddr); // 设置缓冲区地址 Xil_Out32(BdAddr + BUFFER_ADDR_OFFSET, BufferAddr); // 设置控制寄存器 u32 Control = BytesPerBd; if (i == 0) Control |= SOF_MASK; if (i == BdCount - 1) Control |= EOF_MASK; Xil_Out32(BdAddr + CONTROL_OFFSET, Control); // 清除状态寄存器 Xil_Out32(BdAddr + STATUS_OFFSET, 0); BdAddr += BD_SIZE; BufferAddr += BytesPerBd; } return XST_SUCCESS; }

5. 以太网数据传输实现

将采集到的ADC数据通过以太网传输到上位机，需要解决以下技术问题：

5.1 自定义UDP协议设计

协议帧格式定义：

板卡信息查询命令（上位机→开发板）：

字节0：Header（0x28） 字节1-4：命令字（0x00010001）

板卡信息应答（开发板→上位机）：

字节0：Header|0x01 字节1-4：命令字（0x00010001） 字节5-10：板卡MAC地址 字节11-14：板卡IP地址 字节15：符号位（0x00表示无符号数） 字节16：ADC有效数据长度（如8位） 字节17：每次采集字节数（固定为2） 字节18：采样通道（单通道固定为1） 字节19-22：采样率（32MHz） 字节23-26：缓存数据长度

数据请求命令（上位机→开发板）：

字节0：Header（0x28） 字节1-4：命令字（0x00010002） 字节5-10：目标MAC地址 字节11-14：采样通道 字节15-18：采样次数

数据应答（开发板→上位机）：

字节0：Header|0x01 字节1-4：命令字（0x00010002） 字节5-1028：ADC数据（1024字节）

5.2 LWIP协议栈配置

在Vitis中配置LWIP需要注意以下关键点：

1. 内存池设置：

   • MEM_SIZE：建议≥16000
   • PBUF_POOL_SIZE：建议≥64
   • PBUF_POOL_BUFSIZE：建议≥1526

2. DMA缓存一致性处理： 由于DMA直接操作DDR内存，而CPU有缓存，需要手动维护一致性：

// 在DMA传输完成后刷新缓存 Xil_DCacheInvalidateRange((u32)RxBuffer, Length);

3. UDP数据发送实现：

int send_adc_data(const char *frame, int data_len) { struct pbuf *p; err_t err; // 分配pbuf p = pbuf_alloc(PBUF_TRANSPORT, data_len + 5, PBUF_POOL); if (!p) return -1; // 填充帧头 char *ptr = p->payload; ptr[0] = TargetHeader[0]; ptr[1] = 0x00; ptr[2] = 0x01; ptr[3] = 0x00; ptr[4] = 0x02; // 复制数据 memcpy(ptr + 5, frame, data_len); // 发送UDP包 err = udp_sendto(udp8080_pcb, p, &target_addr, 8080); pbuf_free(p); return (err == ERR_OK) ? 0 : -1; }

6. 系统集成与性能优化

将上述模块集成到完整系统中时，还需要考虑以下关键点：

6.1 中断协同设计

系统涉及多个中断源需要合理管理：

1. DMA传输完成中断：标记数据已从PL传输到PS内存
2. 以太网中断：处理UDP数据包接收
3. 定时器中断：用于系统心跳和超时检测

中断优先级建议配置：

6.2 数据流性能优化

针对高速数据采集场景，可采取以下优化措施：

1. 双缓冲技术：

   • 实现Ping-Pong缓冲，当DMA在传输一个缓冲区的数据时，ADC可以填充另一个缓冲区
   • 缓冲区大小应匹配DMA最大突发长度（通常256-1024字节）

2. Cache优化策略：

   • 对DMA缓冲区使用非缓存属性或手动维护缓存一致性
   • 对齐内存访问（64字节对齐最佳）

3. 时钟域优化：

   • ADC采样时钟与AXI-Stream时钟保持整数倍关系
   • 使用MMCM生成相关时钟，降低抖动

6.3 调试技巧

在开发过程中，以下调试方法非常有用：

1. ILA（集成逻辑分析仪）：

   • 抓取AXI-Stream接口信号
   • 监控FIFO空满状态

2. Vitis调试器：

   • 设置DMA描述符内存观察点
   • 实时查看缓冲区数据

3. 性能分析：

   • 使用定时器测量中断响应时间
   • 统计丢包率和吞吐量

7. 实测结果与分析

基于上述设计，在XC7Z020芯片上实现的性能指标如下：

性能瓶颈主要出现在以下几个方面：

1. 内存带宽限制：ZYNQ的HP端口理论带宽为4.8GB/s（32位@600MHz DDR），但实际有效带宽约为理论值的60-70%
2. 网络协议栈开销：LWIP虽然轻量，但仍有一定处理延迟
3. 中断响应延迟：Linux环境下中断延迟通常在数十微秒量级

对于更高要求的应用场景，可考虑以下升级方案：

• 使用ZYNQ UltraScale+系列芯片，提供更高带宽的HP接口
• 采用DMA环通模式减少内存访问
• 在PL端实现部分数据处理（如滤波、降采样）减轻PS负担

通过本文的详细解析，我们系统性地构建了从ADC采集到以太网传输的完整数据通路。这种设计模式不仅适用于AN108模块，也可推广到其他高速数据采集场景，为嵌入式系统设计提供了可靠的技术参考。